cargador de arranque FPGA y CPLD [cerrado]

Hay un par de opciones aquí. Una es usar una parte como un FT2232 donde un puerto se configura como un puerto serie y el otro se configura como una interfaz JTAG, luego use openocd para volver a escribir el flash de configuración FPGA o la configuración interna de CPLD. He hecho esto antes, y funciona extremadamente bien. También puede poner el lado del 'puerto serie' en modo FIFO y obtener una interfaz mucho más rápida (muchos Mbps) que parece un puerto serie desde el lado del software. Esta podría ser la única forma de hacer esto para un CPLD, ya que probablemente no haya suficientes recursos lógicos en el CPLD para implementar algo "en banda", suponiendo que incluso tiene capacidad de autoprogramación.

En cuanto a las actualizaciones "en banda" en un FPGA, básicamente tiene la idea correcta: reescribir el flash y reiniciar. Los fabricantes por lo general admiten algún tipo de técnica alternativa de "archivo de bits de oro" para habilitar el respaldo a una buena configuración conocida si la actualización falla. Puede ser posible hacerlo de forma automática, manualmente a través de algún tipo de puente o interruptor de recuperación, o bajo el control del software desde un pin GPIO en un chip FTDI o similar.

En cuanto al cifrado / ofuscación, a menos que el flash de configuración sea interno a la parte o la imagen se pueda almacenar de forma cifrada en un flash externo, no estoy seguro de que haya un punto de ofuscación como un flash externo sin cifrar se puede leer simplemente con un programador EEPROM externo o un dispositivo similar. Para los dispositivos que admiten la carga de configuraciones encriptadas, habrá alguna forma de cargar una clave de encriptación a través de JTAG o similar que luego se almacenará permanentemente o en SRAM respaldada por batería dentro del FPGA. Luego, el FPGA descifra el flujo de bits con AES o similar durante el inicio. En este caso, no debería haber necesidad de implementar ninguna ofuscación o cifrado por encima de esto.