Me dieron esta desigualdad en la clase de circuitos lógicos y no puedo descubrir la razón detrás de esto, y cómo puede ser negativa. ¿Es relevante la condición cuando t_hold es positivo?
Me dieron esta desigualdad en la clase de circuitos lógicos y no puedo descubrir la razón detrás de esto, y cómo puede ser negativa. ¿Es relevante la condición cuando t_hold es positivo?
Tu desigualdad no tiene mucho sentido para mí, a menos que solo intentes decir que el tiempo de configuración es anterior al tiempo de espera.
Los valores absolutos de la configuración y el tiempo de espera para una celda flip-flop están influenciados por el retraso relativo de los datos y las señales del reloj dentro de la célula flip-flop. El flip-flop maestro-esclavo real dentro de una "celda" de flip-flop puede tener otras puertas a su alrededor para funciones de búfer o lógicas. Si la ruta de retardo interna para la entrada de datos es significativamente más larga que la ruta de retardo interna para el reloj, entonces el tiempo de espera puede ser cero o negativo, lo que significa que en el límite de la celda puede eliminar datos antes del reloj borde porque los datos en el flip-flop maestro-esclavo real seguirán siendo válidos por poco tiempo. Esta situación podría ocurrir si se agregaron un par de puertas a la ruta de la señal de datos para implementar el establecimiento y el borrado síncronos.
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