Estoy revisando los resultados de un laboratorio que hice en una clase introductoria de electrónica y encontré algo que no puedo explicar.
Medimos los tiempos de subida y bajada de dos compuertas lógicas en este circuito de valor absoluto:
- La puerta XOR en HA3 (U3,11)
- La puerta AND en HA2 (U2,10)
Los resultados fueron los siguientes:
$$ \ begin {array} {| c | c | c |} \ hline \ & \ bf {Rise} & \ bf {Fall} \\ \ hline \ \ bf {XOR} & 44.8 y amp; 64.0 \\ \ \ bf {AND} & 51.2 y amp; 19.2 \\ \ hline \ end {array} $$
Esto plantea los siguientes problemas:
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De acuerdo a las hojas de datos ( XOR , AND ), \ $ t_ {TLH} \ $ debería ser igual \ $ t_ {THL} \ $ (valor típico: 100 ns), lo que evidentemente no es el caso de ninguna de las puertas (y dramáticamente para AND).
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A partir de la primera pregunta, ¿por qué se invierte la diferencia en el tiempo de transición entre las dos puertas?
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La capacidad de carga debe ser ligeramente inferior para la compuerta AND, ya que la ruta tomada es más corta (con una compuerta menos). Este parece ser el caso para el tiempo de subida, pero no para el tiempo de caída. ¿Por qué?
Al principio pensé que la explicación estaría en las diferencias en las cargas capacitivas que afectan a cada una de las puertas de manera diferente. Sin embargo, la relación entre la capacidad y el tiempo de transición de la carga debe ser bastante parecida (figuras 6 y 12 en las hojas de datos de XOR y AND gate, respectivamente).