La frecuencia de reloj típica mencionada en la hoja de datos es 8 MHz. No he usado un ATMega pero espero que el ADC a bordo tenga una tasa máxima de < 1 msps.
Probablemente podría bajar la frecuencia pero luego su escaneo sería lento. La hoja de datos no menciona mínimos / máximos, por lo que no me atrevería a hacer otra cosa que no sea lo que menciona (no mucho) sin confirmar con Rohm. Tal vez hay una nota de aplicación separada que cubre esto.
De todos modos, sería mejor que lo haga con un ADC flash con interfaz paralela, y una uC lo suficientemente rápida como para leerlo cómodamente (por ejemplo, al menos 20 MIPS, tal vez con un puerto paralelo periférico / DMA)
La hoja de datos no proporciona información sobre la calidad de salida analógica, pero no esperaría que fuera excelente, por lo que probablemente sea adecuado un ADC de 8/10 bits.
Entonces parece un caso simple de pulso en la entrada SP, espere 65 ciclos y lea justo después del borde negativo durante 144 ciclos. Es posible que necesite un inversor con un ligero retraso (el paso bajo RC probablemente haría para recortar) en el reloj del ADC si realiza una muestra en el borde ascendente y está impulsando ambos ADC / Módulo desde el mismo pin de salida.