Generador del sistema: problemas con el bloque CORDIC al obtener el archivo de flujo de bits

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No consigo obtener el archivo de flujo de bits. Tengo varios errores cuando intento generar el archivo de flujo de bits. El error

Tengo este mensaje de error del archivo llamado xflow.results :

  

ERROR: Par: 228 - Al menos una restricción de tiempo es imposible de cumplir porque los retrasos de los componentes solo superan los     restricción. A continuación se presenta un resumen de la restricción de tiempo físico. Este resumen mostrará un retraso neto MÍNIMO para las rutas.     Los retrasos "reales" que se enumeran en este resumen son los retrasos sin enrollar con un presupuesto de tiempo de 100 ps para cada ruta, NO     el tiempo alcanzado. Cualquier restricción en el resumen que muestre un error ("*" en la primera columna) tiene una restricción que     es demasiado apretado Estas restricciones deben ser relajadas antes de que PAR pueda continuar.

     

Utilice el analizador de tiempo (GUI) o TRCE (línea de comando) con los archivos NCD asignados y PCF para identificar los     caminos problemáticos Para obtener más información sobre el analizador de tiempo, consulte el manual de referencia del analizador de tiempo Xilinx;     Para obtener más información sobre TRCE, consulte el capítulo "Rastrear" de la Guía de referencia del sistema de desarrollo de Xilinx.

Esto es extraño para mí porque nunca antes había tenido un problema de restricción.

¿Qué podría hacer para evitar problemas de restricción en System Generator?

El enlace para mi archivo .mdl: enlace

El enlace para mi xflow. expediente:   enlace

    
pregunta Peterstone

1 respuesta

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El error significa que su diseño no puede ejecutarse tan rápido como le está diciendo a las herramientas que necesita. Hay algunas estrategias posibles:

  1. Si está haciendo esto como un experimento sin requisitos específicos, puede probar un divisor más pequeño, que es más probable que funcione a la frecuencia de reloj que tiene.

  2. Si su placa le permite seleccionar una frecuencia de reloj diferente para el FPGA, puede hacerlo y actualizar las restricciones con la frecuencia más baja.

  3. Puede agregar registros a su diseño para reducir la longitud de la ruta crítica, como se describe aquí .

  4. Puede agregar un divisor de reloj a su diseño. Hay un ejemplo en Cuestión de la canalización y la frecuencia del reloj .

respondido por el Andy

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