Tiempo de subida y tiempo de caída iguales en circuitos CMOS

Si fueran diferentes, habría problemas al diseñar líneas de transmisión para sistemas de alta velocidad. Una línea de transmisión que fuera óptima para un borde sería inadecuada para el otro.

El aumento / caída equilibrado no es un requisito crucial, excepto en ciertas situaciones.

En un circuito lógico digital, la mayoría de las rutas de señal de datos estarán en una de estas categorías:

1. rutas rápidas, con un riesgo de violar una restricción de retención, pero poco riesgo de violar una restricción de configuración
2. rutas lentas, con un riesgo de violar una restricción de configuración, pero poco riesgo de violar una restricción de retención
3. rutas en algún punto intermedio, con poco riesgo de violar las restricciones de configuración o de retención

Es importante que el análisis de temporización tenga en cuenta todas las combinaciones posibles de flancos ascendentes y descendentes, pero no es importante que el tiempo de subida y bajada coincida con ninguna de esas categorías.

En los casos en que una ruta corre simultáneamente el riesgo de violar una configuración o una restricción de retención, cualquier cosa que incremente la variación entre el máximo y el mínimo retraso de propagación a lo largo de la ruta no es deseable, ya que reduce el margen de tiempo.

Esto suele ser una preocupación para las interconexiones de alta velocidad que intentan comunicar información de un lugar a otro, por ejemplo, PCI Express. El momento de tales interconexiones se analiza a menudo utilizando un "diagrama de ojo": [*]

Eldiagramadelojomuestramuchastrazasdelosciloscopiosuperpuestasdelvoltajeenelreceptor.Cuantomásgrandeesel"ojo" en el centro del diagrama, más margen de tiempo tiene el sistema. La variación entre el retardo de propagación máximo y mínimo a través de los transistores y a través del cable aumenta el ancho de los grupos de trazas en forma de X a la izquierda y la derecha del ojo, y reduce el tamaño de la abertura del ojo.

Otro caso donde la subida / caída equilibrada es importante es la distribución del reloj. La subida / caída no coincidentes a través de las celdas en el árbol del reloj distorsionará el ciclo de trabajo del reloj. En general, se espera que los relojes tengan un ciclo de trabajo cercano al 50%. Una distribución de reloj moderadamente desequilibrada podría ser un problema:

• si hay fallas activadas por flanco descendente en el circuito
• si hay memorias en uso que usan el flanco descendente del reloj para generar señales de tiempo internas
• si el reloj se reenvía a otros dispositivos

Una distribución de reloj muy desequilibrada podría dar como resultado pulsos de reloj que sean demasiado cortos para propagarse de manera confiable, es decir, las entradas de celda que se vuelven a transitar antes de que la salida haya respondido completamente a la transición de entrada anterior.

_{[*]: imagen de wikipedia: enlace}

IIRC, la razón por la que ajustamos las relaciones PM / W / L de PMOS (que afectan el tiempo de subida y el tiempo de caída) es para que podamos tener un punto de cambio simétrico en VDD / 2.