¿Red localizada de estrellas desde Bulk Cap?

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Estaba leyendo el artículo Power Integrity en el sitio web de Altera y lo encontré la recomendación para el condensador a granel (47uF a 100uF). Se supone que tengo un condensador de 47uF-100uF por cada dos bancos VCCIO. El chip que estoy usando solo tiene dos bancos, por lo que significa solo un condensador de 47uF.

Mi pregunta ahora es, ¿cómo alimentar la energía a los condensadores de desacoplamiento? A partir de ahora, la energía se alimenta directamente desde la fuente a través de una red en estrella. Cada pin VCCIO / VCCINT se conecta solo a través de una traza de 20 mil.

Si incluyo la tapa a granel, ¿debo alimentar la energía a los condensadores de desacoplamiento DESDE la tapa de 47uF? En otras palabras, ¿crear una red en estrella localizada para el chip en lugar de conectarlos a la red de la placa para obtener energía? Esto es lo que parece sugerir el esquema del sitio web.

Obviamente no tengo un plano Vcc (o un plano de tierra ininterrumpido). Sin embargo, la frecuencia operativa tampoco es muy alta: solo 62.5kHz.

Esto es lo que estaba pensando básicamente:

    
pregunta Saad

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A 62.5 KHz, todo lo que hagas estará bien. Lo que es afortunado ya que cualquier otra cosa que no sea tener planos de poder / gnd sólidos es un compromiso. Tu pregunta es realmente, "¿Cómo elijo el menor de los males?"

Si bien una topología en estrella parece agradable, no es el uso más eficiente cuando se trata de la distribución de energía, especialmente porque el límite máximo de 1 banco por 2 bancos es realmente una regla de simplificación demasiado simplificada. (Sé que solo tiene 1 límite, pero por el bien de la discusión, supongamos al menos 2 y 4 bancos). ¿Qué sucede si, debido a la forma en que se fijan sus señales, un límite realmente se usa mucho y el otro? ¿La gorra apenas se utiliza? En ese caso, se tomaría el poder de la tapa infrautilizada a través del largo rastro de regreso al centro de la estrella y la rama a ese límite, básicamente, a través de un largo rastreo de mal juju.

En cambio, lo que quieres hacer es emular un plano de potencia / gnd tanto como sea posible. Coloque cada tapa en los lados opuestos del chip y conecte todo con trazos tan gruesos como pueda y tan cortos como pueda. Esto también debería ayudar a simplificar el enrutamiento sobre la topología en estrella.

Ahora, mirando su diseño ... Desde su tope a granel usted tiene 5 rastros hacia varias partes del chip. No hagas eso Me centraré en el grupo de 4, pero obtendrás la idea. Sería mucho mejor combinar esas 4 trazas en una sola traza. El ancho de esa traza debe / podría ser tan ancho como el grupo de trazas es ahora. A medida que la traza gruesa recorre el chip, puede hacer que las ramas más pequeñas salgan a los pines de alimentación individuales.

La traza que va al límite de 1000uF también debe ser más gruesa.

También veré que tienes 2 casquillos por pin de potencia. Supongo que son algo así como una 0.1 uf y una 0.001 uF. El gurú de la industria de las tapas de desacoplamiento, Howard Johnson, tiene muchos artículos que demuestran que esto no es una buena idea. Aquí hay algo breve que escribió sobre ese tema exacto. Para la mayoría de las aplicaciones, una tapa de 0.1 uF (o más grande) por pin es suficiente siempre que las huellas sean anchas y cortas.

    
respondido por el user3624

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