novato: cambio de nivel ajustable del comparador

Para hacer un analizador lógico, el cuello de botella principal de la velocidad será su comparador de voltaje. Incluso los súper rápidos no suelen ser tan rápidos como un búfer lógico digital normal. Un comparador con un retardo de propagación de 4 ns se considera súper rápido para analógico pero no muy rápido para lógica digital. 4ns funcionaría para un analizador que se ejecuta en algún lugar en el rango de 50-100 MHz, que es apenas adecuado para muchas de las cosas que hago.

Si I estuviera haciendo un analizador lógico, simplemente usaría las entradas FPGA normales junto con algunas características de protección para evitar daños de las entradas de 5v y ESD, principalmente una resistencia limitadora de corriente y algunos diodos de protección ESD .

Pero pasemos al umbral del comparador de voltaje. Yo crearía un DAC. La forma más fácil es emitir una señal PWM desde el FPGA y ejecutarla a través de un filtro RC. La salida del filtro RC debe ser una tensión analógica, mientras que la tensión está relacionada con el ciclo de trabajo de la señal PWM. Comience con 3.3K ohms y 1 uF, y vaya más grande si hay demasiado ruido en esa señal. Luego almacene la salida RC en un simple Opamp. La salida del opamp va a los comparadores de tensión. Es posible que necesite varios búferes o una cascada / árbol de búferes si tiene muchos comparadores.

Otra cosa a considerar es que muchas comparaciones / operadores no manejan entradas de carril a carril. Esto es más importante cuando sus entradas son señales de bajo voltaje, como 1.5 y 1.2v. Pero podría ser un problema incluso con las entradas lógicas de 3.3 V si no selecciona cuidadosamente el comparador. Una forma de evitar esto es apagar su comparador con algo distinto a GND y + 3.3v (o lo que sea). Tal vez -1.0 y + 5v es más apropiado. Sin embargo, tenga en cuenta que le da a la FPGA voltajes de entrada válidos, de lo contrario, se arriesga a aumentar eso.

¡Buena suerte!