Si la salida de un registro activado por flanco alimenta la entrada de otro, y ambos se alimentan desde un reloj común y responden al mismo borde, entonces se espera que en un flanco ascendente del reloj el segundo registro capture el valor que el primer registro tenía antes del reloj, al mismo tiempo que el primer registro captura el valor que estaba en su entrada. Tenga en cuenta que si el segundo registro toma la señal del primero ligeramente antes de que el primero tome su entrada, también estará bien, pero si el segundo registro se activa significativamente después del primero, puede terminar capturando los datos que tenía el primer registro. acaba de capturar, en lugar de capturar los datos que tenía el primer registro antes del pulso del reloj.
La especificación de tiempo de subida esencialmente dice que siempre que la señal aumente lo suficientemente rápido, el segundo registro verá los datos "antiguos" del primer , incluso si el primer registro se dispara a un voltaje ligeramente menor que el segundo y por lo tanto se dispara antes del segundo . La salida de un registro requiere una cierta cantidad de tiempo en respuesta al borde del reloj, y si ese tiempo se extiende mucho más allá del punto en que el segundo registro ha capturado su entrada, no importará que el primer pestillo se haya iniciado. capturando su entrada antes del segundo.
El xx4094 es algo interesante porque su entrada se captura en un flanco ascendente del reloj, pero su salida se captura en un flanco descendente del reloj. Como consecuencia, la comunicación entre chips no se verá afectada por los problemas mencionados anteriormente. La comunicación entre bits en un chip puede no ser confiable si el voltaje de entrada del reloj aumenta demasiado lentamente, pero debido a que es probable que todos los registros dentro del chip tengan umbrales de conmutación mejor ajustados que los registros en diferentes chips, la cantidad de sesgo de tiempo resultante de un dado el tiempo de aumento por voltio será mucho menor de lo que sería entre chips, y por lo tanto una señal de aumento más lento puede ser tolerable.
Incluso con lógica combinatoria, las especificaciones de tiempo de subida / bajada pueden ser relevantes en la resolución de condiciones de carrera. Considere el siguiente circuito:
simular este circuito : esquema creado usando CircuitLab
Si todas las compuertas son de la misma familia lógica, y se obedecen los tiempos de subida / bajada, se puede confiar en que la compuerta AND no genera pulsos en los bordes descendentes, y se puede confiar en la compuerta NOR para que no genere pulsos en bordes ascendentes. Si no se respetan los tiempos de subida / bajada, sería posible que la compuerta NO vea un borde descendente y alimente un flanco ascendente a la entrada inferior de la compuerta AND antes de que la compuerta AND viera el borde descendente en su otra entrada, o para NO la puerta para ver un borde ascendente y alimente un borde descendente a la entrada superior de la puerta NOR antes de que NOR viera el borde ascendente en su otra entrada.