extraer la lista de redes del nivel de la puerta del diseño

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Mi proyecto es extraer una lista de redes de nivel de puerta del diseño, voy a escribir un analizador para el formato de archivo GDSII.

Sin embargo, tengo problemas para relacionar la información de registro representada en la especificación de formato GDSII con la topología de todo el diseño o incluso una sola puerta.

Aquí hay un SPEC muy útil en formato de archivo GDSII: enlace

Puedo obtener la posición de polígono, cable y celda, pero no tengo idea de cómo detectar un MOSFET, que se puede usar para determinar la puerta lógica correspondiente.

    
pregunta Presley

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A medida que analiza los datos de las capas individuales, debe volver a crear la geometría 3D que describen. Necesita descubrir cómo los polígonos individuales dentro de una capa se conectan entre sí para crear estructuras más grandes, debe descubrir dónde las vías crean conexiones entre capas y necesita reconocer los lugares donde las puertas y la difusión trabajan juntas para crear transistores. p>

Hace mucho tiempo, escribí un programa similar para extraer una lista de red de un conjunto de archivos Gerber de PCB, que es una descripción similar de bajo nivel de la geometría. No es una tarea trivial, porque básicamente necesitas comparar cada vértice con cada otro vértice. Optimicé el proceso al ordenar primero los vértices en una matriz 2D de "bandejas" y luego hacer una comparación exhaustiva mucho más pequeña entre los vértices dentro de cada bandeja (y sus vecinos).

    
respondido por el Dave Tweed

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