estructura interna del búfer de tres estados de CMOS

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Estaba intentando entender la estructura interna del búfer de tres estados de CMOS con puertas lógicas ...

La imagen es similar a esta:

De todos modos, no entiendo la lógica, creo que algo se está escapando:

  • Así que imagina que pongo el Habilitar en Bajo (0). En la NAND aparecerá un valor bajo y cualquiera que sea el valor que elija para la entrada, obtendré un valor bajo que se anulará y se convertirá en alto (1) ... ¿Pero eso no activará el circuito? Y cuando el control es 0, no debería ser correcto ...

La función NOR parece funcionar correctamente ...

Lo siento, si es una pregunta tonta, estoy comenzando mis estudios sobre sistemas digitales ...

Gracias!

    

2 respuestas

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Desde que acabo de explicar esto a mis hijas.

El transistor inferior es un transistor NMOS (un transistor CMOS de canal N). Funciona como un interruptor controlado por voltaje. Si la puerta (el pin central) es alta (> 1V o menos), actúa como si presionara un botón. Está en. De lo contrario, está desactivado.

El transistor superior es un transistor PMOS. Funciona de la manera opuesta. Está APAGADO cuando la puerta está ALTA, y ENCENDIDO de otra manera.

Para la lógica inferior, la salida está conectada a tierra cuando el NMOS está encendido. Está ENCENDIDO cuando NOR (d, NOT (e)) =! (D +! E) =! D !! e =! D e = AND (NO (d), e). Es decir, la salida es BAJA (conectada a tierra) cuando los datos son BAJOS y la habilitación es ALTA.

Para la lógica superior, la salida está conectada a VDD (ALTO) cuando el PMOS está encendido. Está ENCENDIDO cuando la puerta está BAJA. La entrada es NAND (d, e) =! (De). Por lo tanto, está ENCENDIDO cuando ambos datos son ALTOS y la habilitación es ALTA.

Entonces, por lo que puedo ver:

| enable | data | output |
|   L    |   L  |   Z    |
|   L    |   H  |   Z    |
|   H    |   L  |   L    |
|   H    |   H  |   H    |

Observe la salida Z. Cuando el pin de habilitación es bajo, el pin de salida no está conectado a nada, es decir, está flotando.

    
respondido por el Pål-Kristian Engstad
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Un MOSFET de canal N, como el inferior en la imagen, conducirá cuando el voltaje en la compuerta sea al menos 0.7 voltios más alto que el voltaje en la fuente o el drenaje. Un MOSFET de canal P, como el de arriba en la imagen (observe el círculo en la compuerta) se realizará cuando la tensión en la compuerta sea al menos 0.7 voltios más baja que cualquiera de las otras dos tensiones. Los MOSFET de canal N se utilizan para la unidad de lado bajo porque con la fuente en el suelo se pueden encender colocando la puerta en alto. Los MOSFET de canal P se utilizan para la unidad de lado alto porque con la fuente en VDD se pueden activar al poner la puerta baja.

Es posible construir dispositivos con MOSFET de canal N en el lado alto (de hecho, muchos procesadores famosos como el Z80 y 6502 se implementaron de esa manera) pero los controladores del lado alto tienden a ser bastante débiles. Si un chip usara un transistor NMOS como controlador de lado alto y su compuerta estaba en VDD, comenzaría a apagarse cuando la salida se acercara a VDD-0.7 voltios. Además, si el chip no tiene ninguna fuente de voltaje superior a VDD disponible, tendrá algunas dificultades para que la compuerta del FET de salida llegue hasta VDD. Una de las innovaciones en el 6502 fue que el proceso utilizado para hacerlo podría hacer que los transistores fueran un poco "con fugas", por lo que un inversor que utiliza un transistor con fugas y un resistor de extracción con conmutación podría estar razonablemente cerca de VDD, pero todavía hay una gran diferencia en la fuerza de la unidad entre los transistores de salida de lado alto y lado bajo. Por el contrario, muchos dispositivos CMOS tienen transistores que están mucho más cerca de ser equilibrados.

    
respondido por el supercat

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