Código simple VHDL-AMS pero std_logic_vector para el problema de cantidad

Si dibuja un nuevo esquema con el editor incorporado, sería más fácil ver lo que está pasando.

¿Cómo controlará el contador la tensión y la corriente? Parece que necesitarás un DAC y un amplificador si realmente lo construyes.

Tengo que obligarme a pensar en sistemas reales cuando estoy diseñando con VHDL. No es como un HLL como Java o C ++. Esos idiomas intentan estar lo más lejos posible del hardware.

VHDL, sin embargo, modela circuitos reales ya que se usa para síntesis y P & R en un FPGA.

Aquí hay algunos ejemplos de conversión de tipos que muestran cómo cambiar un std_logic_vector en un int firmado o sin firmar (página 9).

Aquí hay una introducción para VHDL-AMS encontré en una búsqueda de Google.

Encontré la respuesta ahora, mientras utilizo VHDL-AMS si tiene que realizar una operación de asignación con una cantidad, por ejemplo

sea la cantidad que fluye a través del terminal de un lado a otro, entonces,

I == 0.0003 * Isc; --donde Isc también es otra cantidad

Esto sería posible fácilmente, pero cuando tenga que usar count, que es un std_logic_vector (7 downto 0) para la misma operación en lugar de Isc, por ejemplo

I == 0.0003 * cuenta; --Esto es incorrecto porque no puedes asignar un std_logic a una cantidad.

Por lo tanto, primero convierta el conteo std_logic_vector a un entero

cnt_integer < = CONV_INTEGER ((count)); - Convertir primero

Luego usa real para incluir este número entero en tu foro,

I == 0.0003 * real ((cnt_integer)); - ¡¡Esto funciona !!

Por lo tanto, este real ((x)) es importante y lo perdí antes.