Implementación de CMOS con flip-flip flip D disparado con borde doble. Menos de 20 transistores

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Necesito implementar un flip flop (DET) con activación de doble borde en un CMOS IC con tecnología 0.35u. El mejor diseño que podría encontrar es este enlace

También adjunté el circuito a esta publicación.

La primera pregunta es: Ya que estoy usando 0.35u, ¿es suficiente para escalar la relación W / L del diseño dado (se supone que es tecnología 1u) o se debe tener otra consideración en cuenta? El diseñador enfatiza que W y L son importantes y no funcionará si no seguimos las especificaciones dadas.

Segunda pregunta: implementé el diseño en ese documento, pero el circuito dado simplemente no funciona en este momento. ¿Tenemos otro diseño, que use menos de 20 transistores y pueda realizar el bloqueo tanto en el borde ascendente como descendente del clk?

    
pregunta Ehsan

2 respuestas

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Si quisiera implementar esto en 0.35 um, simplemente copiaría el W / L tal como están en el papel e intentaría que funcione en el simulador.

Lo más probable es que se elija W de 4 u 8 um para que W = 8 sea el doble de fuerte que W = 4. Los dispositivos L = 2.6 deben ser más débiles incluso que los dispositivos 4 / 1.6.

Normalmente, los PFET tendrían de 2 a 3 veces el ancho de su NFET homólogo, esto es para compensar los PFET más débiles. Los PFET siempre son más débiles porque la movilidad de los orificios es menor que la movilidad de los electrones. No veo esa proporción de 2 a 3 aquí, lo cual me parece extraño.

Tal vez para que el circuito funcione, los PFET necesitan que su W se incremente en un factor de 2 a 3.

Una vez que el circuito esté funcionando, trataría de reducirlo al tamaño mínimo L y W pero manteniendo las relaciones W / L.

Podría dar un gran paso y reducir todo de una sola vez, pero mi experiencia me dice que la mayoría de las veces esto da como resultado un diseño que no funciona, por lo que tendrá que volver al original de todos modos y dar pequeños pasos. Así que lo hago desde el principio ;-) y uso mucho el simulador, por supuesto.

Una búsqueda rápida revela que necesitas al menos 20 transistores para esta función, así que creo que no se vuelve más simple que esto.

    
respondido por el Bimpelrekkie
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En estas situaciones, la contención es el nombre del juego. Específicamente la contención entre el inversor de realimentación y el inversor de accionamiento.

Sin embargo, en este caso, hay un dispositivo de encabezado y pie de página, que evita la contención. Esto elimina muchas de las restricciones de tiempo para un circuito funcional y hace que la sintonización sea casi infalible. Para probar esto, empuje unos pocos 1 y 0 a través. Funcionalmente debería funcionar para cualquier tamaño. PERO, el tamaño tendrá un gran efecto en los tiempos de configuración y retención (ventana metaestable), junto con el retardo de clk- > Q.

Así que echemos un vistazo al tamaño en el esquema original.

The feedback inverter is made with M13/M14, whose W/L ~ 5
The feedforward inverter is made with M9/M10, whose W/L ~ 1.5
The header/footer is made with M5/M6, whose W/L ~ 5
The driver inverter is made with M1/M2, whose W/L ~ 2.5

En los circuitos, el inversor de realimentación y realimentación está en serie con los FET de encabezado / pie de página. Por lo tanto, se reduce la relación W / L equivalente para estos.

Equivalent W/L for feedforward inverter when on: (1.5*5)/(1.5+5) = 1.15
Equivalent W/L for feedback inverter when on: (5*5)/(5+5) = 2.5

Esta es la misma resistencia que el inversor de marcha (M1 / M2).
Entonces, solo escalaría los valores manteniendo los ratios iguales. También puede incorporar la proporción beta en el tamaño del PMOS frente al NMOS. Pero, esto solo afectará la configuración / retención / clk-q y no es necesario para la funcionalidad (nuevamente debido a los dispositivos de encabezado y pie de página).

Por supuesto, simular el circuito a comprobar.

Como mencionó otro usuario, querrá que las señales clk y clkbar estén muy bien manejadas y con un retardo bajo b / w ambas partes de este circuito. De lo contrario, lucharán para impulsar el nodo de salida Q durante la superposición del reloj.

enlace

Compruebe la referencia anterior para obtener más topologías de DETDFF.

    
respondido por el jbord39

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