¿Por qué usamos Flip Flop de disparo de borde negativo en lugar de un borde positivo de disparo?

Este es un problema cuando tienes una salida de flip-flop que controla la entrada de la siguiente. Si ambos flip-flops se actualizan en un flanco ascendente, entonces el segundo tomará muestras de su entrada al mismo tiempo que el primero actualiza la salida. Si el reloj tiene más demora (debido a la longitud de la traza o la carga capacitiva) que la señal, entonces el segundo flip-flop puede perder el valor. Tenga en cuenta que este problema es independiente de la frecuencia del reloj, ya que reducir la velocidad del reloj no lo soluciona, solo le ayudará corregir los retrasos relativos.

En los circuitos integrados, los FPGA y las interconexiones de alta velocidad, esto se maneja mediante un cuidadoso enrutamiento del reloj y un conocimiento detallado de la configuración y los tiempos de espera de los flip flops, así como su retraso de propagación. Sin embargo, para los buses de baja velocidad enrutados en PCB, existe otra solución: actualizar las salidas en el borde negativo del reloj y bloquear las entradas en el borde positivo. De esa manera, hay un ciclo completo de medio reloj para que la señal se estabilice antes de que se lea, y al disminuir la velocidad del reloj se obtiene más tiempo para que las salidas se estabilicen. SPI es un buen ejemplo de un protocolo de comunicación que funciona de esta manera.

Aquí están las desigualdades generales que necesita satisfacer para cumplir con los requisitos de configuración y retención entre un flop de lanzamiento que opera en el borde positivo del reloj y un flop de recepción que opera en el borde negativo del reloj. Observe si lo hará, con gran beneficio que la desigualdad de retención ahora depende de la frecuencia (o del período de reloj), y que obtiene aproximadamente la mitad del tiempo de ciclo de reloj de inmunidad garantizada para mantener (asumiendo un ciclo de trabajo del 50%). El inconveniente es que también obtiene medio ciclo menos tiempo para cumplir con la configuración. Pero como esto se usa normalmente para interfaces de baja velocidad, generalmente está bien.

El segundo FF con borde negativo activado previene la violación de retención que podría ocurrir (condición de carrera) al tener dos flip flops disparados con la misma polaridad espalda con espalda.

Si se activa el segundo borde negativo del flip flop, se garantiza que el primer FF mantenga su valor el tiempo suficiente para satisfacer el tiempo de espera del segundo flip flop (ya que el gatillo del reloj llega medio ciclo más tarde).

En el circuito al que se refiere el texto, las puertas y se habilitan al mismo tiempo que se alterna el flip-flop. El significa que cualquier diferencia en la propagación a través del flip-flop aparece en la salida de las puertas. Si usa un disparador de borde negativo, las puertas y se desactivan al mismo tiempo que se alterna el flip-flop. Tanto las salidas como las de puerta serán cero mientras el flip-flop esté cambiando. Luego, cuando el reloj sube, se permite la salida estable del flip-flop a través de las puertas y.