¿Cómo afecta la inclinación del reloj al diseño?

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¿Qué explican estas declaraciones con respecto a la configuración y el tiempo de espera? No puedo entender:

Si el retardo lógico combinacional es muy corto o el sesgo del reloj es lo suficientemente grande, entonces la salida de 1st FF cambiaría (por lo tanto, la entrada de 2nd FF se cambia sobrepasando la entrada anterior) antes de que se cumpla la condición de tiempo HOLD para la entrada de 2nd FF y por lo tanto El circuito no funcionaría correctamente debido a esta violación del TIEMPO DE ESPERA. O la entrada del 2do cambio de FF para crear violaciones de tiempo de CONFIGURACIÓN.

    
pregunta Sai Gautham

3 respuestas

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La entrada a D no debe cambiarse por un tiempo mínimo después del reloj. Este es el tiempo de espera. También debe haber dejado de cambiar un mínimo de tiempo antes del reloj. Este es el tiempo de configuración. Si el flip-flop de entrada está cronometrado ligeramente antes del flip-flop de salida, la segunda D puede estar cambiando en la ventana de tiempo de espera de configuración. Esto puede causar una operación errática.

    
respondido por el owg60
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Aquí hay una explicación más detallada de los requisitos de configuración y retención de este circuito. Si desea cumplir con los requisitos de configuración y retención en el Flop receptor, generalmente deberá cumplir con las siguientes desigualdades. Observe que el requisito de configuración depende del tiempo del ciclo, lo que significa que si viola la configuración, una solución sería aumentar el tiempo del ciclo hasta que deje de violarlo. Pero para la retención, no hay dependencia en el tiempo del ciclo (para el circuito de flanco ascendente a flanco ascendente) ya que la retención se verificará utilizando el mismo flanco de reloj (flanco ascendente en este caso). para obtener más información, consulte también mi respuesta para circuitos de borde ascendente a borde descendente en: ¿Por qué usamos el borde negativo para activar el Flip Flop en lugar del borde positivo activado?

    
respondido por el Guy Regev
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Deberá estudiar lo siguiente: Tiempo para DFF y Inclinación del reloj .

Lo que dice este pasaje es que el segundo flip-flop, para bloquear correctamente los datos en su entrada D, debe tener un valor lógico en su entrada constante durante algún tiempo antes y después de que el reloj active su bloqueo.

Detalla dos escenarios:

  • el circuito combinatorio es demasiado rápido [bajo Tcd] . Significa que cuando el reloj aumenta (o disminuye, dependiendo de qué borde utilice DFF), si este circuito es demasiado rápido, la salida del DFF anterior aparecerá en el momento en que el segundo DFF debería tener su entrada D estable para su funcionamiento adecuado. Si sucede, no se garantiza que la salida de este segundo DFF sea válida;
  • la misma situación, pero en relación con el sesgo del reloj: el reloj puede llegar más tarde al segundo DFF, o el reloj puede tener una pendiente que lo activará más tarde que el primer DFF, y por lo tanto viola la condición de que la entrada del segundo DFF sea estable antes de que comience el enclavamiento Algún tiempo después de que comience.

Si hay una infracción de tiempo para DFF, la validez de salida del disparador no está garantizada y, por lo tanto, todo el circuito puede fallar debido a un pequeño DFF simple.

    
respondido por el Anonymous

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