Diseñe un NMOS con baja resistencia de la fuente de drenaje

0

Estoy diseñando un circuito de referencia, y actualmente estoy en el paso de emitir una gran corriente (80mA) a través de un NMOS conectado a diodo con tecnología de 180 nm. El problema es que, como lo he probado, el resultado de la curva actual es mejor para mi trabajo si tengo una pequeña resistencia de la fuente de drenaje en el NMOS. Sin embargo, mi NMOS está limitado por su tecnología, por lo que el valor de W es máximo 200u y L es mínimo 350n. He intentado este valor máximo de W / L, y el resultado aún no está ni cerca del óptimo.

Mi pregunta : ¿hay alguna forma posible de reducir la resistencia, aparte de las modificaciones de W y L? Espero tener un mínimo de 50 o 10 ohmios. Componente adicional también es bienvenido.

    
pregunta John Marv

1 respuesta

2

Lograr una resistencia inferior a 10 ohmios no debería ser ningún problema.

Primero, averigüe qué resistencia tiene un solo transistor teniendo en cuenta las condiciones más desfavorables (variación del proceso, temperatura, voltaje) que podrían ocurrir. Luego ponga tantos de estos transistores en paralelo para disminuir la resistencia total al valor deseado.

Antes de hacer eso, verifique los dispositivos disponibles en su tecnología e intente seleccionar el que tiene las mejores propiedades para esta aplicación.

    
respondido por el Mario

Lea otras preguntas en las etiquetas