Quiero preguntar si es una buena práctica agregar o dejar espacio para una terminación de CA con una señal de reloj activada como SPI CLK. Con un reloj activado, me refiero a un reloj que no siempre está activo.
Dado que un reloj accionado se puede asumir como una línea de datos de señal, si la respuesta es afirmativa, ¿debería agregarse la terminación de CA a las líneas de datos para mejorar la confiabilidad?
Solo es realmente útil con los relojes continuos e incluso entonces se trata tanto de tratar con diferentes sesgos entre PECL y LVDS como cualquier otra cosa.
Solo lo usaría en una línea de datos si los datos se restauraron de alguna manera por DC o se codificaron con algo como bifase u 8B10 que tiene un valor promedio constante.
Si una de las hojas de datos dice AC pair, o si no puede hacer que el sesgo funcione de otra manera (y las condiciones de DC no dependen de los datos), entonces, de lo contrario, no se preocupe.
Saludos, Dan.
Los relojes son perfectos para la terminación de CA, porque están equilibrados en CC / y (con suerte) siempre en un ciclo de trabajo del 50%. Si el suyo (suponiendo que sea un reloj CMOS) es lo suficientemente largo como para ser considerado una línea de transmisión, y tiene varios receptores, se requiere la terminación, y la terminación de CA es una excelente manera de hacer el trabajo.
El costo de la huella de PCB es bajo: es una resistencia, un condensador. La ubicación para ello es después del último receptor en la cadena (NO antes de ella). Lo agregaría , ya que si encuentra problemas de reflexión u otros problemas de integridad de la señal, es difícil agregarlo después de que se fabrique la placa.
Si el reloj está inactivo, solo cargará el condensador, y me imagino que el primer borde del reloj sufrirá porque el conductor tiene que extraer la corriente del condensador. Si puedes sacar los relojes ficticios (por ejemplo, manteniendo CS # desestimado), creo que no sería un problema.
El diseño digital de alta velocidad de Howard Johnson también cubre esto en detalle.
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