Tamaño del proceso y consumo de energía

Puedo ayudar a abordar la primera parte de su pregunta. Como una abstracción de un solo dispositivo de conmutación dentro de un procesador, imagine un MOSFET conectado a tierra con una resistencia de carga a la fuente de alimentación (en una pieza real de CMOS no habría una resistencia de carga, sino otro transistor, pero esta distinción no es importante para el análisis). Conectado desde la unión de la resistencia y el transistor hay un capacitor, que representa todas las capacitancias de entrada del transistor que el transistor en discusión está manejando . Cuando el primer transistor se apaga, esta capacitancia se cargará a través de la resistencia de carga. Cuando el primer transistor vuelva a encenderse, la carga almacenada en el condensador se descargará a través del primer transistor.

Se puede mostrar que cuando se carga un capacitor a través de una resistencia de carga, se pierde la mitad de la energía utilizada para cargar el capacitor en la resistencia, para una disipación total de energía de \ $ \ frac {1} {2 } C {V_s} ^ 2 \ $, donde \ $ V_s \ $ es la tensión de alimentación. Cuando el interruptor se enciende, asumiendo que la resistencia del interruptor es mucho menor que la resistencia de carga, esa misma energía se disipará en el interruptor, para una energía total de \ $ C {V_s} ^ 2 \ $. Dividir esto por el período de conmutación le da la disipación de energía dinámica del combo de interruptor / capacitancia, \ $ C {V_s} ^ 2f \ $. Al reducir la matriz, se reducen las capacitancias de unión de los MOSFETS, por lo que si conoce la tensión de alimentación, la frecuencia de conmutación, el número de transistores y las capacidades de unión aproximadas de un determinado proceso, puede calcular una cifra aproximada de qué tipo de ahorro de energía reduce el proceso. Implica, todas las demás cosas son iguales.

Una forma de escalando un chip es escalar todo el largo, ancho y grosor (en particular, el espesor del óxido) proporcionalmente a algún factor de escala S.

El resultado (descuidando los efectos de flecos):

La resistencia del canal del transistor se mantiene igual (no mejora). La capacitancia de la puerta del transistor se escala proporcionalmente a S (una pequeña mejora). La capacitancia del cableado se escala proporcionalmente a S ^ 2 (muchas mejoras). La resistencia del cableado aumenta proporcionalmente a 1 / s (un poco peor).

Dado que normalmente la resistencia del canal y la capacitancia de la puerta dominan, supongamos que todas las capacitancias se escalan a S y que cada resistencia no cambia, una aproximación bastante buena para la mayoría de los chips (de hecho, un poco pesimista).

El tiempo para cambiar un nodo es proporcional a RC, por lo que dado que mantuvimos R constante y mejoramos C, podríamos ejecutar el chip más rápido.

Como dijo Bitrex, P = C (V ^ 2) f.

Suponiendo que ejecutamos el nuevo chip contraído exactamente a la misma frecuencia de reloj y voltaje que el chip original, la potencia disipada por el chip también se escala con S. (A menudo estamos obligados a reducir el voltaje V porque usamos un óxido más delgado que no puede manejar el voltaje original; eso reduce la potencia aún más, seamos pesimistas y descuidemos esta posibilidad).

Si Apple reduce el chip en un factor de 22/45 (aproximadamente la mitad), la energía utilizada por ese chip también se reduce en la misma cantidad. Si asumimos que el chip utiliza casi toda la potencia consumida por el iPad, es decir, si la potencia utilizada en el almacén de datos, la pantalla, los botones, el altavoz, etc. es insignificante en comparación (esto puede ser un poco optimista) , luego, un iPad con el chip contraído podría durar aproximadamente el doble que el chip original antes de agotar las baterías. O alternativamente, un iPad con el chip encogido podría funcionar la misma cantidad de tiempo que el chip original con baterías que pesan aproximadamente la mitad.

Respuesta: La razón por la que Apple va a Intel, es porque Intel decidió hacer ARM para atraer a Apple.

Detalles técnicos: 22 nm por Intel presenta finFET. Intel es posiblemente la única compañía en este momento que tiene volúmenes comerciales de dispositivos basados en finFET disponibles de fabs.

El punto sobre la capacitancia de la puerta (arriba) y el costo de RC es válido, pero no es el efecto principal en tamaños de nm bajos. El factor dominante es la fuga de la puerta en el rango de pA. Los espesores de dieléctricos se acercan a pocos átomos (aproximadamente 5 átomos de alto K u otro material dieléctrico). La fuga es causada por efectos tonnel, emisión de electrones térmicos y más.