me sale
Net SCL / SCK contiene pines de entrada flotantes (Pin U1.1-4, Pin U1.2-4)
como el único error después de compilar el proyecto, pero no sé por qué. La señal del reloj y V + se comparten entre los diferentes canales. V + no genera un error probablemente porque está conectado al puerto de alimentación de la hoja a través de un inductor.
¿Qué tiene de malo el diseño?
