¿Cómo calcular el tiempo de subida y el tiempo de caída de un flip-flop?

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Este es un esfuerzo para encontrar el tiempo de subida y bajada del siguiente circuito.

Hecalculadoeltiempodesubidaylaconfirmaciónsolicitadaporelexperto.Hayalgunosvaloresasumidoscomocapacitanciaparásitadeimpedanciadetraza,porfavortengaencuentaqueesparafinesdecálculo.Meinteresamuchocómodebenhacerseloscálculosquelosvaloresnuméricos.Perolosvaloressepuedenactualizarsinoseacercanenabsolutoalosvaloresreales.

verlosdetalles,DFlip-flop( SN74LVC1G80 ) se alimenta con 3.3 V y los niveles lógicos son 0 V (Lógica BAJA) y 3.3 V (lógica alta).

Capacidad parasitaria asumida = 3 pF

Impedancia de traza asumida = 10 ohmios

Cambio de datos a una velocidad de 500 kHz

El siguiente método utilizado para calcular el tiempo de subida:

\ begin {align} 3.3 \ cdot 0.1 & = 3.3 \ left (1- e ^ {- \ frac {t_1} {RC}} \ right) & \ implica t1 & = 3.1608 \ text {ps} \\ 3.3 \ cdot 0.9 & = 3.3 \ left (1- e ^ {- \ frac {t_2} {RC}} \ right) & \ implica t2 & = 69.078 \ text {ps} \ end {align} Por lo tanto, el tiempo de subida neto es = 69.078 - 3.1608 = 65.9172 ps

Observaciones

  1. El tiempo de subida y bajada es independiente de la frecuencia de conmutación de la señal de datos
  2. El tiempo de subida o bajada se puede aumentar al agregar una resistencia en serie y un capacitor paralelo a cada etapa de salida del FF (es decir, el pin Q).

Por favor confirme o señale mis errores.

    
pregunta vt673

1 respuesta

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No veo por qué basas tus cálculos en las capacidades parásitas aquí. La hoja de datos dice claramente qué son los tiempos de demora en la configuración y la propagación, y estos son tres órdenes de magnitud más grandes que las constantes de tiempo que está obteniendo, por lo que todo lo que calculó allí es insignificante para el funcionamiento de ese circuito. En otras palabras, no , su cálculo es incorrecto y no le da los tiempos reales de subida y caída. Debe leer la página 9 de la hoja de datos, especialmente la nota G, seguida de las tablas 6.8 y 6.9 en la página 7. El tiempo de subida y caída de los circuitos digitales no está definido por la capacitancia de entrada.

  
  1. El tiempo de subida y bajada es independiente de la frecuencia de conmutación de la señal de datos
  2.   

bueno, sí, en tu modelo de dispositivos es.

Eso no dice que su modelo sea bueno: descubrirá que en el mundo real, para las frecuencias crecientes, los efectos de los transistores utilizados en las chanclas desempeñan un papel importante.

Ahora, a tus 500 kHz ... pfft. Ese dispositivo está especificado para funcionar a velocidades de reloj de 160 MHz.

También, observe cómo 1 ps es del orden de 1 en 1 millón en relación con un período de 500 kHz. Si ese número fuera correcto, no tendría que calcular nada de esto, ya que todo lo que es práctico, cualquier cosa que ocurra con menos de un par de miles de esos flip-flops seguidos parecería "instantáneo" para cualquier cosa que reciba ese tono de 500 kHz (para deshacerse de los transitorios / anomalías, el filtro de interferencia adecuado (por lo general, el paso bajo en tal vez 5 · 500 kHz seguido de un disparador de Schmitt) lo hará totalmente).

  
  1. El tiempo de subida o bajada se puede aumentar al agregar una resistencia en serie y un condensador paralelo a cada etapa de salida del FF (es decir, el pin Q).
  2.   

Sí. Cualquier filtro tiene un retraso. Eso es lo básico de física! ¡Recuerda la gráfica de la fase de Bode y recuerda qué fase es!

Sin embargo, tenga un poco de cuidado: aunque puede suavizar los transitorios con un filtro y, por lo tanto, hacer un poco de filtrado, especialmente cuando recibe una señal de una fuente "ruidosa", a menudo es una buena cosa, también está distribuyendo energía a lo largo del tiempo, y ahora confíe en la etapa de entrada de su flipflop para tener un voltaje de umbral estable y bien definido. Sin pérdida de generalidad, eso no es bueno si desea tener una sincronización precisa (o baja potencia ...).

    
respondido por el Marcus Müller

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