¿Cuándo necesita un registro obtener una señal de control de carga para actualizarse en el siguiente reloj? [cerrado]

Un registro se caracteriza por un tiempo de configuración \ $ t_s \ $ y un tiempo de espera \ $ t_h \ $ . Estos definen una ventana alrededor del evento de reloj durante el cual las señales de entrada deben ser estables para que se garantice que el registro funcione como se espera.

Si el evento del reloj ocurre en el momento \ $ t_c \ $ , la señal de entrada debe estar en el nuevo valor deseado antes de \ $ t_c-t_s \ $ , y debe mantener ese valor hasta al menos \ $ t_c + t_h \ $ . Si se hace esto, entonces el nuevo valor de la salida después del evento de reloj será el esperado. Si el valor de entrada cambia durante la ventana \ $ t_c-t_s < t < t_c + t_h \ $ , entonces no está claro cuál será el nuevo valor de salida, y el registro puede incluso ingresar un estado metaestable donde su salida no tenga un nivel lógico legal.

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Cualquier señal de control como LOAD y las entradas SET / RESET síncronas deben cumplir con los requisitos de configuración y tiempo de espera exactamente de la misma manera que la entrada de datos.

Como nota al margen, también es común en los FPGA que \ $ t_h \ $ sea negativo, por lo que toda la ventana de tiempo se produce antes del evento del reloj (al menos unos pocos picosegundos). Esto garantiza que cuando un registro alimente a otro, el cambio de la salida del primer registro no viole el requisito de tiempo de espera del siguiente registro.