Estoy usando el chip adc ADC4245-EP (producto mejorado). También tiene una versión normal. Hay 2 opciones para conectar este ADC a un FPGA. Son CMOS o LVDS. La ventaja de que el LVDS es una mejor inmunidad al ruido. Ahora, la idea de LVDS es que tenemos señales que son complementarias y, por lo tanto, se mejora la inmunidad al ruido. Pero, supongamos que prefiero un nivel de voltaje CMOS simple, debo hacer algunas provisiones para la inmunidad al ruido. Lo primero que haré es diseñar el bus con pistas de longitud coincidente. Esto ayudará a que las señales lleguen al FPGA al mismo tiempo (más o menos) y, por lo tanto, a que el diseño sea sólido.
¿Hay algún otro aspecto que deba tener en cuenta al hacer este diseño? Supongamos que si las pistas no coinciden en longitud, ¿cuál es el impacto? ¿Cómo se retrasa la señal o la extensión de la demora con el aumento de la longitud (por ejemplo, incluso algunas mils)? ¿Puede alguien dirigirme a cualquier nota de aplicación para tales diseños, por favor?