Aquí está el NOR al que probablemente se hace referencia:
EnelestadodondelasseñalesCyDsonaltas,ambostransistoresNMOSinferioresestánencendidosy,porlotanto,descarganelnodo"Out" más rápido de lo que podría hacerlo un solo NMOS (en el caso de cuando solo uno de C o D es alto ).
Básicamente no te preocupas por eso, porque hay otros efectos más dominantes. Y para obtener el efecto más rápido, tanto C como amp; D debe llegar sincrónicamente dentro del tiempo de subida (ps para procesos avanzados).
El problema más grande surge en el caso de los transistores PMOS superiores que son ~ 2.2X más lentos que los NMOS y, por lo tanto, son el factor limitante para la velocidad más alta. Debido a que están en serie, para que coincidan con estos transistores, los anchos deben ser 2X (serie) 2.2X (conductancia) = ~ 4.5X más anchos para la misma Gm. Esto domina en gran medida el área utilizada, así como los números de Fan-in. Este efecto de abanico será un efecto dominante también.
Todos los números de tiempo asociados (retrasos de propagación) son números que deben cumplir, o están garantizados. Si el dispositivo cambia más rápido en ciertas condiciones, entonces no importa y no está diseñado para ello.
O puedes usar una estructura diferente.