¿Qué establece el voltaje de la fuente en este simple circuito CMOS si la fuente de corriente es 0A?

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En el circuito a continuación, ¿qué establece el voltaje en la fuente del NMOS si la fuente de corriente se establece en 0A?

simular este circuito : esquema creado usando CircuitLab

Si ejecuto el circuito a través de ngspice y hago un barrido de CC del valor de la fuente actual, obtengo un voltaje definido en X para 0 de corriente.

Hasta aquí llega mi razonamiento:

  1. La fuente actual no está dibujando corriente.
  2. El backgate está conectado a tierra por lo que hay suficiente voltaje para formar un canal, aunque la fuente esté flotando.
  3. No hay corriente extraída a través del canal, ya que no hay ningún lugar donde pueda ir, por lo que no puede causar una caída de voltaje.

Notas varias:

  • La fuente actual parece una resistencia infinita en el modelo de pequeña señal, flotando efectivamente la conexión de la fuente.
  • NMOS está conectado a diodo, por lo que debería estar en la región activa si \ $ V_ {gs} \ $ supera el voltaje de umbral.
  • No tengo un NMOS discreto con una conexión de puerta trasera para probarlo en el banco.

Sospecho que el backgate o tal vez alguna otra corriente de fuga.

¿Este voltaje es real o es un artefacto del modelado?

[* Razavi, 1ª edición (?), ejemplo 2.8]

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Ejecuté un análisis transitorio como se sugiere a continuación, pero \ $ V_ {X} \ $ aún permanece por debajo de \ $ V_ {DD} \ $ cerca del tiempo cero. Estoy fuertemente sospechando corrientes de fuga ahora ...

También he trazado la corriente trasera: ~ 9pA alrededor del tiempo cero (no se muestra). Esto parece una corriente insignificante para producir esa caída de voltaje.

    
pregunta Marty

4 respuestas

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Según mi comentario anterior, aquí hay un resultado de simulación de LTSpice utilizando un modelo 2N7002.

    
respondido por el Michael Karas
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Las simulaciones pueden tener múltiples resultados válidos, algunos simuladores tratan de descartar resultados que son triviales o poco probables. Estos a menudo incluyen soluciones donde todas las corrientes son cero.

En este caso, la fuente de corriente es ideal e impone la condición de que la corriente en el drenaje (?) del transistor sea cero. Este será el caso para cualquier voltaje en el nodo X que sea igual al voltaje Vdd.

Sería interesante ver si Vdd en realidad es igual al voltaje en el nodo X.

    
respondido por el Mario
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voltaje entre: Vcc y amp; X: 0V, Vcc y amp; GND: Vcc, X & GND: 0V

Eso es obviamente contradictorio, así que has roto el simulador. Probablemente esté intentando dividir por cero en algún lugar y rechazarlo.

    
respondido por el pjc50
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Espero que el voltaje en ese nodo se cree por una capacitancia cuando el NMOS está completamente apagado. En todo caso, este límite estaría compuesto por la capacidad de fuente del NMOS (y en situaciones reales, la capacidad de salida de la fuente de corriente, junto con todos los parásitos en el camino).

A medida que aumenta el tiempo desde que se establece este voltaje, las fugas a través del NMOS cargarán o descargarán la tapa del nodo lentamente.

$$ V = \ frac {Q} {C} $$

Entonces, a pesar de que 0A fluye en la fuente de corriente, algunos pueden fluir desde el suministro para cargar la tapa nodal.

Las puertas CMOS en general no consumen energía estática (excepto las fugas que son muy bajas). De modo similar a esta situación, su voltaje se crea en lugar de una fuente de corriente estática. Nuevamente, esto es solo la carga almacenada en las capacidades de la puerta de los FET posteriores (junto con los parásitos de los FET, cables, etc.).

    
respondido por el jbord39

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