Estoy leyendo algunos documentos de especificaciones en algunos circuitos integrados y encontré una definición cruzada que estoy tratando de entender.
Esto proporciona la capacidad de ejecutar alta cobertura de fallas digital vectores en el módulo IC
La cobertura de fallas es el porcentaje de puertas lógicas en un IC digital (parte de) que se puede probar. Por lo tanto, un 90% de cobertura de fallas significa que el 90% de las compuertas se pueden probar y el 10% no.
Por supuesto, 100% de cobertura de fallas es ideal, pero esto no siempre es factible.
Esta prueba se realiza utilizando vectores de prueba que son patrones de unos y ceros que se introducen en el IC generalmente a través de un puerto JTAG.
Dicha prueba es realizada por el fabricante del IC para garantizar el correcto funcionamiento del IC.
Un "vector" es simplemente una disposición de entradas. Así que cuando está totalmente descodificado, la propaganda significa:
Esto proporciona la capacidad de probar el IC usando una gran variedad de entradas
Pero el discurso de mercado y el resultado de Chinglish en la propaganda original.
La cobertura de fallas se refiere al% de la cantidad total de arcos que se prueban. Esto se puede hacer ya sea en pruebas posteriores al silicio (generación automática de patrones de prueba, autoprueba incorporada, etc.) para verificar defectos en el circuito fabricado, o como parte de una verificación formal (verificación de la implementación del circuito versus el registro de transferencia). nivel de descripción del circuito) durante las etapas de diseño anteriores.
Un arco se define como una ruta única desde un borde ascendente / descendente en un puerto de entrada a un borde ascendente / descendente en el puerto de salida, junto con cada nodo interno en el camino (ascendente o descendente).
Un inversor tiene dos arcos; in (r) - > out (f) y in (f) - > out (r).
Considere la puerta CMOS NAND:
La puerta NAND de 2 entradas tiene 4 arcos:
No puedes solo revisar cada puerta una vez, pero necesitas cubrir cada arco.
Como un ejemplo adicional que usa el caso NAND de 2 entradas, suponga que el cable está abierto entre Vdd y el PMOS conectado a la entrada B.
Ahora, si A aumenta (0- > 1) mientras mantiene B = 1, vería caer la salida y concluiría que la puerta funciona. Pero, la puerta no funcionará en el caso de que B se caiga (ya que los controles PMOS B están rotos).
A medida que crea una lógica de múltiples etapas más compleja, el número de arcos necesarios para una cobertura de fallas del 100% aumenta exponencialmente. Por lo tanto, no siempre es posible.
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