74hc165 invirtiendo los pines 15 y 2, ¿funciona?

Si estoy interpretando tu pregunta correctamente, estás confundiendo a la gente con la palabra "invertido" donde quisiste decir "intercambiado".

Desde la hoja de datos, el pin 2 y el pin 15 alimentan la misma puerta O que luego alimenta el reloj de disparo de borde de los registros internos. Así que son funcionalmente equivalentes. Y se confirma en la "tabla de funciones" e incluso comparten la misma configuración y tiempo de espera de las "características dinámicas". La hoja de datos específica que estoy viendo es de NXP.

Todo esto es solo un problema político y semántico en el sentido de que si la entrada de control del reloj se denomina "ACTIVAR RELOJ", como en la hoja de datos del NXP, debe ser baja cuando el reloj se pone alto para permitir los altos límites el reloj se propaga a través del OR y al cuerpo del registro de desplazamiento.

Si se llama "INHIBIDO DEL RELOJ", como en la hoja de datos de TI, entonces, cuando está alto, los relojes no pueden propagarse a través del OR y al cuerpo del registro de desplazamiento.

Por lo tanto, dado que la puerta de control es una entrada 2 O, si alguna de las entradas es baja, la salida seguirá a la otra entrada, pero si una de las entradas es alta, la salida será forzada para la vida útil de esa entrada.

Hay una posible respuesta simple. Desde la hoja de datos es visible que tenemos un NOT CE mientras que el CP no está invertido. Para el diseñador del sistema podría haber sido más conveniente utilizar el canal invertido. Por lo tanto, cambiar los pines fue más útil y podría haber salvado uno o más inversores

Como TTL tenía una impedancia baja activa, LOW, LOW se usa para PE & CE , esta lógica "negativa" se transfirió de 74LSxxx a 74HCxxx para la compatibilidad con CMOS en los reemplazos TTL.

• puede usar CP = 1 (pin2) y el borde negativo de CE (pin 15)
• o CE = 0 (pin 15) y use el borde positivo de CP (pin 2), (clk. pulso)
  • ya que estas son entradas de reloj con OR como se muestra en la tabla de Verdad.

Notas al margen

El CMOS es más simétrico en la impedancia baja del controlador para Hi o Low. El 74HCxxx tiene umbrales lógicos de nivel medio como la mayoría de los CMOS, mientras que la familia 74HCTxxx tiene umbrales TTL verdaderos de 1.4 V con márgenes definidos por 0.8 y amp; 2.0V o 1.4V +/- 0.6V como la "zona indefinida" donde se agrega un margen de ruido para garantizar niveles lógicos confiables con inmunidad al ruido a temperaturas extremas.

En algunos dispositivos que incluyen un pin de reloj de flanco ascendente y un pin de habilitación de reloj activo bajo, el pin de habilitación solo es efectivo en un flanco de reloj ascendente; el comportamiento de los dos pines es algo así:

^{simular este circuito : esquema creado usando CircuitLab}

Si habilitar está bajo (activo) cuando el reloj está bajo, entonces AND1, OR1 y AND2 se encenderán. Si el reloj pasa a nivel alto mientras la habilitación sigue siendo baja, AND1 bajará, pero OR1 y AND1 se mantendrán altos entre sí, y AND3 pasará a nivel alto, por lo que el pulso del reloj se filtrará hasta la salida.

Si habilitar es alto (inactivo), AND1, AND2 y AND3 serán forzados a bajo, al igual que OR1 (que es alimentado por AND1 y AND2). Si el reloj está alto cuando la habilitación se pone baja, todas las puertas permanecerán apagadas hasta que el reloj y la habilitación estén bajos simultáneamente.

Las entradas en el 74HC165 no funcionan de esa manera, aunque es posible que algunos simuladores crean erróneamente que sí lo hacen. El comportamiento real es simplemente:

^{simular este circuito}

El dispositivo puede ser cronometrado, ya sea manteniendo el reloj bajo mientras el reloj está alto, manteniendo el reloj bajo mientras el reloj está alto o cambiando simultáneamente el reloj y el reloj habilitados de bajo a alto. Si bien esta versatilidad puede ser útil en algunos casos, no es tan útil como lo serían muchos otros arreglos posibles.