¿Cómo funciona este MOSFET AND-gate de tipo N?

Si A y B están activados, la compuerta del mosfet F se baja.

Si uno de A o B está desactivado, la puerta del mosfet F está levantada.

Esta declaración es incorrecta:

  

La SALIDA 'F' está completamente separada de los transistores 'a' y 'b.'

Hay una salida F de control de FET de mejora de canal N. La compuerta del FET es levantada por una resistencia, de modo que cuando FET 'a' o FET 'b' está en corte, la compuerta de FET 'f 'se tira hasta el riel de suministro de 5V. Como se trata de un FET de mejora de canal N (y presumiblemente tiene un umbral de puerta de nivel lógico), cuando Vgs excede su voltaje de umbral, aparece un canal conductor entre el drenaje y la fuente, lo que hace que la salida F sea baja.

The Art of Electronics se relaciona con los FET en detalle, y el capítulo 9 describe el diseño del circuito digital elemental.

Los dos primeros FET (desde la izquierda) junto con la resistencia de pull-up forman una compuerta NAND. Debido a que la salida siempre será alta, excepto cuando \ $ a = 1, \ b = 1 \ $.

El FET final junto con la resistencia es un inversor NMOS. En cascada forman una puerta AND.

  

No debería estar siempre F

Si los transistores tienen el tamaño adecuado, entonces no. Como puede ver, 'F' es la salida del inversor que tiene un NMOS en el camino de bajada y la resistencia en el camino de levantamiento. Si el NMOS está apagado entonces seguramente F es alto. Pero si NMOS está activado, entonces el voltaje de salida en 'F' estará dado por la relación de la resistencia de activación de NMOS (\ $ R_ {nmos} \ $) y la resistencia de subida (\ $ R \ $). Matemáticamente, $$ V_ {F} = \ frac {R_ {nmos}} {R_ {nmos} + R}. $$ Si \ $ R_ {nmos} \ ll R \ $, \ $ V_F \ $ será suficientemente bajo para ser registrado como un cero lógico. Pero si estas resistencias son comparables, entonces tienes razón, esta puerta no funcionaría.