FPGA s con flip flop MUX y D

Intenta encontrar una tabla de verdad que describa el mux.

Luego, divida la tabla para que cada una de las subtablas se adapte a las tablas del FPGA, y conecte las LE para que el circuito completo funcione.

El flipflop se puede asignar simplemente configurando la ruta de salida de la última tabla combinando los resultados intermedios para pasar por el registro, mientras que todas las etapas anteriores omiten el registro.

Más detalles:

Su problema es una tabla de verdad con siete entradas, es decir, 128 entradas. El mapeo tecnológico debe reducir esto a tablas de 16 entradas con cuatro entradas.

El enfoque simple es generar ocho tablas que implementan una parte de la tabla de verdad cada una, luego enrutar la salida de estas tablas a tablas que implementan una selección entre dos entradas:

^{simular este circuito : esquema creado usando CircuitLab}

Necesitará siete de estos para combinar los resultados de las ocho tablas, y estos también deberán implementarse utilizando tablas. Como solo tiene tres entradas en estas, solo rellena la mitad de la tabla y ajusta una de las entradas de selección a cero.

Probablemente, también hay posibilidades de optimización aquí, buscando patrones en la tabla de verdad (cuando se hace esto a mano) o transformando la expresión, pero ese es un tema extenso que ahora sería contraproducente.

Normalmente, las células FPGA tienen múltiples salidas. Uno es de un registro, pero también hay otro que pasa por alto el registro. Por lo tanto, para hacer una lógica que no puede caber en una celda, se combinan varias celdas pero se usa la salida no registrada. Luego, en la última celda, la salida de la LUT va al registro y usted usa la salida del registro.

Esto parece ser una tarea escolar. En la vida normal usarías un lenguaje de programación como Verilog para implementar la lógica.