¿Cómo construir un contador de tiempo de potencia ultra baja?

Hay varios problemas aquí ...

1. El circuito del oscilador en un BJT no escupe los niveles lógicos de + 3.3v. Afortunadamente, desea utilizar un voltaje más bajo para obtener un menor consumo de energía. Los niveles lógicos de + 1.8v serían compatibles con ese oscilador, pero entonces necesitarías rieles de potencia de +1.8 y + 3.3v (y probablemente perderás todos los beneficios de tu ineficiencia en la conversión de voltaje.

2. El consumo dinámico de energía (la energía utilizada cuando las cosas cambian) se debe principalmente a la carga y descarga de las tapas parásitas en las distintas líneas de señal. La forma de reducir eso es usar cables más cortos y delgados. Y por más corto y amp; más delgado quiero decir que no use cables y en su lugar use un chip. Construir esto a partir de una colección de chips y transistores en lugar de un chip que hace todo lo que aumentará su consumo de energía.

3. Usted dijo que no había microcontrolador, pero honestamente esa es la mejor manera de hacerlo. TI tiene un MSP430 de potencia ultra baja que funcionaría a 32.768 KHz a menos de 1.5 uW . Como ya has visto, este tipo de rendimiento es realmente difícil de superar. Después de un microcontrolador, mi próxima opción sería una CPLD Xilinx Coolrunner-II, pero dudo que cumpla con sus requisitos.

Para resumir, una MCU le dará el consumo total de energía más bajo. De lo contrario, su mejor opción es usar partes lógicas estándar y sufrir con algo en el rango de varios cientos de microwatt. Hacer algo con transistores discretos no va a ser mejor.

Algo mejor que HCMOS: la serie Advanced Ultra-low Power (AUP) de NXP. Supondré que tiene un reloj de 32.768 kHz y desea que los precalificadores / contadores obtengan 1 Hz de él.

La serie AUP no está tan extendida como el HCMOS, pero puede que 74AUP2G80 sea todo lo que necesitemos. Contiene dos D-flip-flops con salidas Q invertidas, para que podamos hacer un divisor: 2. No hay salida Q, pero eso no importa.

Para dividir entre 2 \ $ ^ {15} \ $ necesitaremos 8 dispositivos, que es una corriente de suministro de 4 µA máximo (0.5 µA por dispositivo). La disipación dinámica de potencia depende de la tensión de alimentación, y como queremos una potencia baja, elegimos la más baja posible: 0,8 V.

Entonces la disipación de potencia dinámica está dada por

C \ $ _ {PD} \ $ es la capacitancia de disipación de potencia y es de 1.8 pF a 0.8 V. Luego tenemos

\ $ P_D = 1.8 \ veces 0.8 ^ 2 \ veces 0.032768 \ veces 1 + (2 \ veces 0.6) \ veces 0.8 ^ 2 \ veces 0.016384 = 0.050 \ mu W \ $

Los dos tiempos 0.6 pF es la carga de la entrada D del FF actual más la de la entrada D de la siguiente etapa. La potencia de la siguiente etapa es la mitad de esta, ya que solo las frecuencias se reducen a la mitad, el resto es el mismo. Entonces, eso es 0.025 µW para la etapa 16.384: 2, y así sucesivamente. La suma para 15 etapas es 0.101 µF. (Las personas binarias no necesitan una calculadora para esto: N + N / 2 + N / 4 + N / 8 + ... = 2N) . Agregue la potencia estática de 4 µA \ $ \ veces \ $ 0.8 V y tenemos un total de 3.3 µW , que es casi 2 órdenes de magnitud mejor que los 192 µA con los dispositivos HCMOS (vea mi otra respuesta).

Para el oscilador usaría un RTC como NXP PCF8563 , que proporciona una salida de 32kHz con búfer y solo consume unos 300nA @ 2V.

Para el contador / divisor miré HCMOS. Según la especificación de la familia HCMOS de NXP , la corriente de reposo para un flip-flop es 4uA máximo, pero eso es @ Vdd = 6V, por lo que debería ser menor a 3V. Si usa 74HC93 s (4 FF por dispositivo, necesitará 4 de ellos para obtener 1Hz) la corriente total de reposo es 64uA máximo, lo que concuerda con los 80uA que mencionó.
La buena noticia es que a esta baja frecuencia la potencia dinámica es mucho menor que eso.

El voltaje de suministro mínimo para HCMOS es 2V, por lo que trabajar con este voltaje también debería reducir la corriente. El PCF8563 incluso funciona a Vdd = 1V (ya que no necesita la interfaz).

Muchas soluciones impresionantes ofrecidas hasta la fecha. Podría ofrecer una solución RTC de 100 nano vatios, pero no cumple con el requisito de estar libre de CPU.

Incluso los principales fabricantes de relojes, como Casio, usan núcleos de CPU en sus chips de reloj ASIC.

Una vez que la potencia dinámica sea despreciable con 32 KHz, el drenaje se controla esencialmente por la fuga del transistor y la tensión de alimentación, por lo que las mejores soluciones serán Vdd = 1V o menos.

1. Microchip: nanoWatt XLP en todos los Relojes y Calendario de Tiempo Real 800 nA que no sean DSP PIC
2. SiliconGate: SGC22300 RTC - Serie Nano Power de reloj en tiempo real

También tengo artículos de investigación con esquemas de relojes de 0,3 uW solamente, pero no de circuitos integrados comerciales.

Si está interesado; Puedo proporcionar más información;

Si puedo ser tan audaz como para preguntar; ¿Por qué estipular restricciones en la implementación si el requisito es para la potencia más baja?

Técnicamente, el método para hacer el circuito más eficiente (y más rápido) (cualquier cosa) sería un IC personalizado completo utilizando la tecnología más pequeña que puedas encontrar. Tendría que diseñar su propio diseño de IC y hacer que una fundición cree una oblea para usted.

Hay universidades que tienen acuerdos con algunas fundiciones, tal vez podrías buscar información sobre las escuelas locales. Si están dispuestos a ayudarte, sería gratis.

Static Free's Electric es un excelente software gratuito para comenzar a crear tus propios IC personalizados.

Si piensa en IC simples, puede obtener un consumo de energía decente en los chips CMOS. Usted puede tomar un solo inversor en un chip, y un contador. Ejecútelo a unos 1,8 V y espero que coma muy poco :-)