¿Cómo puedo determinar que una señal aparentemente arbitraria aplicada a un FPGA sea la señal del reloj? Condiciones:
1. No hay otra señal de reloj disponible (como entrada al FPGA) para muestrear esta entrada.
2. Supongamos que este debe ser el reloj de mayor velocidad.
3. La fuente de esta señal puede ser cualquier cosa, puede generarse en otro lugar del circuito y luego aplicarse a la FPGA o puede generarse solo para este bloque. (En mi opinión, la fuente no importa).
Esto es más bien como preguntar "cómo identificar qué potencial eléctrico es el suelo". Tanto "tierra" como "reloj" son designaciones en lugar de propiedades físicas. Eliges una señal y la usas como el reloj.
Ahora, hay varias propiedades de las señales que normalmente se usan como relojes y que un humano que usa un alcance usaría para identificar un reloj. ¿Onda cuadrada de alta frecuencia con 50% de ciclo de trabajo y sin modulación o variación? Parece un reloj. Podría automatizar esa comprobación si tuviera otro reloj de referencia para muestrear la señal.
Pero no hay un requisito estricto para ellos, siempre que los bordes estén limpios y se cumplan los anchos de pulso mínimos. Podrías tener ciclos de trabajo extraños o relojes muy lentos; a veces se realiza el control de los microcontroladores en las señales de 32 kHz en modo de suspensión parcial. No todos los sistemas tienen una frecuencia de reloj mínima. Algunos sistemas muy antiguos tenían controles manuales que podrían usarse para generar pulsos de reloj, lo que permite al operador realizar un programa de depuración en un solo paso.
Por definición, cualquier señal cuyos bordes se usen para activar otra actividad es un reloj. Esto se puede denotar en HDL mediante la creación de un proceso que se controla, al menos en parte, por los bordes ascendentes o descendentes de una señal. En un diagrama esquemático, esto se denota al conectar la señal a la entrada del reloj de una o más primitivas de flip-flop activadas por el borde.
La mayoría de los FPGA están optimizados para técnicas de diseño sincrónico y tienen un número limitado de señales (quizás 8 o 16) que se pueden usar como relojes, impulsados por el hecho de que se utilizan recursos especiales en el chip para distribuir relojes con poca inclinación. el chip. Si su diseño tiene demasiadas señales utilizadas como relojes, las herramientas de síntesis se quejarán.
¿Qué estás tratando de hacer exactamente?