Puede hacer que un oscilador controlado por voltaje (VCO) se ejecute en cualquier frecuencia donde haya tecnología disponible. Usted ingresa un voltaje y sale una cierta frecuencia. Si aumenta la tensión, la frecuencia de salida aumenta. Se cae la tensión de control y la frecuencia cae. En el caso de esta pregunta, estamos hablando de frecuencias por encima de las velocidades de reloj normales de las MCU.
Si luego "huele" y divide esa frecuencia de salida a una frecuencia mucho más baja de (digamos) 10MHz usando divisores de reloj digital, puede usar puertas lógicas simples para comparar que dividieron la frecuencia con Un reloj de 10MHz basado en xtal de roca sólida. Hay varias formas digitales de hacer esto, pero la conclusión es que, después de procesar esa señal de "comparación", puede usar una versión para empujar (o alinear) el VCO con un múltiplo exacto y deseado de su reloj de referencia de 10 MHz.
De esta manera, obtienes una frecuencia muy estable y muy alta de la cual la MCU (o FPGA o chip lógico) no sabe nada pero ha ayudado en la producción. Se llama un bucle de fase bloqueada o PLL.