Parece que el mundo ha decidido que std_logic
(y std_logic_vector
) son la forma predeterminada de representar bits en VHDL. La alternativa sería std_ulogic
, que no se resuelve.
Esto me sorprende porque, por lo general, no está describiendo un bus , por lo que no quiere tener múltiples controladores y no necesita resolver una señal. La ventaja de std_ulogic
sería que el compilador le avisa desde el principio si tiene varios controladores.
Pregunta: ¿esto es solo una cuestión cultural / histórica, o aún existen razones técnicas para usar std_logic?