Cambio de nivel, una resistencia que no entiendo

No es una elección crítica. Si estuviera conduciendo muchas cargas TTL con Iih de 60 uA, cada 1 K aún sería excesivo para el nivel de CC. Hay una consideración más. Se debe considerar la capacitancia de la entrada. La elección de Rc con esta capacitancia determinará el tiempo de subida.

Lo que es más importante aquí es por qué usar dos transistores para hacer esto. Si coloca la entrada en la base del segundo transistor, solo necesitará una beta a 10 para saturar el transistor. Si usas un pull-up de 10k más razonable no hay ninguna duda. La inversión del bit en el micro es mucho menos costosa que el segundo transistor. Los ingenieros siempre deben preocuparse por el costo de un producto.

El tiempo de subida y el tiempo de caída dependen de la fuente R * C de carga. OIbviously Low out es mucho más bajo que el pullup R en el colector. Lo que es una desventaja para los circuitos de alta velocidad, pero está bien para los circuitos de conmutación de baja frecuencia simples.

Vce en "modo conmutado" solo necesita controlar la capacidad de carga con un Rc razonablemente bajo y puede variar de 10M a < 1K dependiendo de la pérdida de potencia de la longitud de la ruta y los requisitos de velocidad para controlar el sesgo, la latencia y otros retrasos.

  

Rb es > = 10 * Rc, por lo que R1 puede ser 100 * R3

Esto se debe a la reducción de hFE a < 10% de la ganancia lineal máxima durante la saturación, pero 10: 1 tienen especificaciones de hoja de datos garantizadas para Vce (sat)

Aunque cada familia lógica es diferente, comparten un estilo push-pull similar en la etapa de salida, con bipolar para TTL y luego FET para CMOS.

Este es un "inversor" de lógica Schottky 74AS04 TTL avanzado y muy similar a todas las TTL (ahora antiguas en comparación con CMOS).

Open Collector puede ser similar al tuyo sin el R3.