FPGA de frecuencia máxima

Los Xilinx, por ejemplo, tienen transceptores giga-bit muy rápidos que pueden operar a velocidades de varios gigabits / seg, pero también tienen registros de desplazamiento paralelo y en serie simples en los bordes de E / S de sus troqueles que se utilizan normalmente para el Desplazamiento en serie a paralelo en ambas direcciones. Además, para obtener las velocidades más rápidas con los relojes externos síncronos, normalmente utilizo relojes de media velocidad y DDR (serializador de datarate doble o configuración de des-serializador). Es bastante sencillo en un Xilinx de serie 7 para obtener 1 Gb / seg en cada pin de E / S de LVDS cuando se aplica un reloj externo de 500 MHz. Todo esto se hace sin utilizar los transceptores gigabit. Esto también implica que no hay PLL, por lo que puede operar sin problemas desde bajas velocidades a altas velocidades continuamente.

Si tiene un reloj de 640MHz hoy, puede estar después de 640Mbps en sus líneas de datos. Mi recomendación sería usar un reloj de 320Mhz y un convertidor interno de serie a paralelo o de paralelo a serie de 1: 4 o 4: 1 en modo DDR (Ver componentes integrados XERIXE OSERDESE2 e ISERDESE2). Esto dejaría sus velocidades de sincronización paralelas en su lógica principal a 160 MHz, lo cual está bien.

Hay buenas notas de aplicación para configurar esto. También puede usar las funciones IP integradas de sus herramientas de desarrollo para crear este componente por usted.

Espero que ayude.

La primera regla para realizar un proyecto exitoso es comenzar con los diseños de referencia que generalmente ofrece el fabricante. El uso del diseño de referencia elimina muchas conjeturas e investigación y desarrollo innecesarios.

El LM98640 es un ADC de dos canales de 14 bits a 40Msps con extremo frontal analógico, creado anteriormente por "National Semiconductor" (ahora parte de Texas Instruments), principalmente para procesar datos de sensores CCD.

Tieneunainterfazbastantenoestándar,

  

"un formato de salida LVDS serial único"

con LVDS de cuatro carriles (o DDR de dos carriles), por lo que el resultado de 14 bits se serializa en ráfagas de siete (o 14) nibbles, seguidos de un espacio en el reloj, a una velocidad de reloj de 320 Mhz, todo envuelto en a "marcos de 40 Mhz".

Nota,eldiagramadelaaplicaciónmuestra"Procesador de imágenes / ASIC", no "FPGA". Por lo tanto, tengo serias dudas de que los SERDES estándar que se ofrecen en los FPGA modernos de Xilinx pueden configurarse para manejar esta extraña interfaz.

Sin embargo, una mirada más detallada a la página de TI correspondiente revela que hay (a) placa de evaluación y (b) desarrollo kit para evaluar el ADC, llamado " Junta de captura de datos de Wavevision 5 "

La inspección del SDK descargable gratuito revela que la placa Wavevision se basa en Xilinx Virtex-4 FPGA, XC4VLX25-11FFG668 en particular. Es bastante evidente que los diseñadores hicieron un gran esfuerzo en el lugar y la ruta para acomodar la interfaz LM98640 a 320 MHz directos.

Desafortunadamente, los chips Virtex-4 tienen 3-4 generaciones de antigüedad y son bastante difíciles de obtener. Debería ser posible volver a compilar la RTL (no ofrecida en SDK) en las plataformas Virtex-6/7, pero las diferencias en los bloques de construcción subyacentes (arquitectura de cortes) requerirían un esfuerzo nuevo (y desafiante) para cerrar el tiempo de diseño.

Dando el nivel de la pregunta de OP (DFS / DLL / GTP), recomendaría encarecidamente obtener ambas placas (costará alrededor de $ 5,000, más la licencia de Vivado / ISE) y, si esto se entiende como un producto, COPY EXACTAMENTE qué hacen y cómo se hace.

Estás mirando en la dirección equivocada.

El dispositivo que mencionas tiene un LVDS I / F. Los LVDS y Serdes I / F típicos tienen una primera etapa trabajando a alta velocidad en serie, pero luego los datos se convierten de serie a paralelo, lo que reduce en gran medida la velocidad necesaria en el FPGA para procesar los datos.

Le recomendaría hablar con un FAE local de cualquiera de los principales proveedores de FPGA en su área.