Según tengo entendido, una salida lógica "1" a una entrada de otro IC se puede modelar así:
con C1 representando la capacitancia de salida, R1 el Rds (activado) de los FET internos del IC "emisor", C2 representando la capacitancia de entrada y R2 representando la resistencia en la puerta del chip "receptor". (todos los valores son valores de muestra de algunas hojas de datos; R2 se extrapola de forma conservadora).
Pero, cuando se intenta calcular el tiempo para que la compuerta reciba el "1" (que se supone que es el instante en el que la tensión en C2 es igual a la tensión de umbral, como si estuviera basada en la tensión a través de R2, sería inmediato, y sé que la constante de tiempo RC sí causa problemas a altas velocidades, por lo que no puede ser eso. (R1 no se tiene en cuenta para facilitar los cálculos)
$$ ESC = (\ frac 2 5 * 10 ^ {12} + \ frac 2 7 * 10 ^ {12}) ^ {- 1} = 1.25 * 10 ^ {- 12} F $$ $$ \ tau = 1.0 * 10 ^ 7 * 1.25 * 10 ^ {- 12} = 1.25 * 10 ^ {- 5} s $$ $$ Q (t) = 1.25 * 10 ^ {- 12} * 5 (1 - e ^ {{- t} / \ tau}) $$ o: \ $ V = \ frac Q C \ $ Entonces, resolviendo esta ecuación para t debería hacer: $$ 3.5 = \ frac {Q (t)} {2.5 * 10 ^ {- 12}} $$ $$ \ Rightarrow 3.5 = \ frac {1.25 * 10 ^ {- 12} * 5 (1 - e ^ {{- t} / ({1.25 * 10 ^ {- 5}})})} {2.5 * 10 ^ {-12}} $$ $$ \ Rightarrow 3.5 = \ frac {1.25 * 5 (1 - e ^ {{- t} / ({1.25 * 10 ^ {- 5}})})} {2.5} $$
$$ \ Rightarrow 3.5 = \ frac {5 (1 - e ^ {{- t} / ({1.25 * 10 ^ {- 5}})})} {2} $$
$$ \ Rightarrow 7 = 5 (1 - e ^ {{- t} / ({1.25 * 10 ^ {- 5}})}) $$
$$ \ Rightarrow 2 = -5 * e ^ {- t / ({1.25 * 10 ^ {- 5}})} $$ $$ \ Rightarrow \ frac 2 5 = -e ^ {- t / ({1.25 * 10 ^ {- 5}})} $$ $$ \ Rightarrow \ ln (\ frac 2 5) = - \ frac {-t} {1.25 * 10 ^ {- 5}} $$ $$ \ Rightarrow -1 * \ ln (\ frac 2 5) * 1.25 * 10 ^ {- 5} = -t $$ $$ \ Rightarrow t \ approx -0.00001145363 s $$
Pero eso es obviamente incorrecto. Si la propagación "típica" de la señal entre ICs, ¿por qué los IC tienen tiempos de propagación en nanosegundos, ya que la transmisión de la señal es mucho más restrictiva que el tiempo real de "cálculo"?
Estoy seguro de que he cometido un error en alguna parte, tal vez en mis suposiciones, ciertamente en mis ecuaciones, el resultado es negativo . Qué es ? ¿Y cuál es la forma correcta de pensar acerca de la capacitancia de entrada / salida? Creo que tiene que ver con la resistencia de la puerta del FET, pero no estoy seguro ...
