Impedancia de salida de la MCU STM32H743?

La impedancia de salida del controlador de salida (típicamente CMOS) para cualquier MCU se puede calcular / estimar a partir de las características eléctricas de VOH y VOL de las hojas de datos .

El significado de esta tabla es que si una carga de 8 mA está conectada a tierra y GPIO se conduce ALTA, la caída entre Vcc y salida es de 0.4 V. Esto significa que la impedancia interna equivalente del puerto GPIO, según la Ley de Ohm, 400mV / 8mA = 50 Ohms.

Los mismos cálculos son válidos si la carga está conectada a Vcc y el pin es conducido a LOW. La tabla dice que el voltaje residual no es más de 400 mV. Nuevamente, es equivalente a 400/8 = 50 Ohms o menos.

Sin embargo, hay una advertencia.

La mayoría de las MCU tienen GPIOs simplificados, donde la impedancia depende de la carga. En este caso particular, las especificaciones (la misma Tabla 60) dicen que la caída de voltaje es de 1300 mV si la carga toma 20 mA, lo que hace que la salida tenga aproximadamente 1300/20 = 65 ohmios.

En resumen, los datos VOH y VOL a una carga específica le dan una estimación de la impedancia de salida del controlador CMOS GPIO en el peor de los casos de 65 ohmios (para STM32H743), y es probable que se aproxime a los 40-50 ohmios típicos.

Si la impedancia de su pista es de 70-100 ohmios, deberá agregar una resistencia de la serie de 22-33-47 ohmios en el lado de conducción si desea una forma de onda nítida.

No es común especificar la impedancia de salida de la lógica digital, porque el comportamiento de voltaje / corriente no es lineal. Lo mejor que puedes hacer es buscar gráficos de la corriente de salida típica frente al voltaje de salida y estimar la pendiente de la línea para tu región de interés.

Para ST, específicamente, generalmente comparten sus modelos IBIS que se utilizan para simular líneas de alta velocidad.

En la hoja de datos del STM32H743xI hay un párrafo "Características de temporización del búfer de salida". Tienen una tabla con t [aumento] yt [caída] en determinadas cargas capacitivas en cada uno de los cuatro ajustes posibles de velocidad de pin de salida, donde

  

Los tiempos de caída y subida se definen entre 90% y 10% y entre   10% y 90% de la forma de onda de salida, respectivamente

A partir de esos datos, debería poder calcular (estimar) la impedancia de salida.

La impedancia de salida variará a medida que los FET de salida se activan y luego se desactivan; la región operativa es FET_IN_TRIODE, una vez que el FET está encendido de manera sólida. En TRIODE, el FET parece una resistencia bastante lineal, siempre que las desviaciones de voltaje sean inferiores al 50% del voltaje de umbral del FET; con un umbral de 0,3 voltios (una estimación de numerosos procesos modernos de CMOS), puede tener una reflexión de 0,15 voltios y aún tener una acción RESISTOR bastante confiable.

Sin embargo, la impedancia de salida VARIARÁ con la temperatura y con VDD, en la PCB. Y el ruido del pozo o de la bañera o el volumen también afectará el comportamiento del FET, aunque es posible que no detecte este delta_Rout menor.

Y a medida que el semiconductor implante átomos para formar los dispositivos Nchannel y Pchannel, habrá variaciones en la conductividad (la resistencia de salida) porque el recocido térmico no será preciso.

Dependiendo de la implantación exacta utilizada, el dopaje del canal puede ser la DIFERENCIA de dos ciclos de implantación, y ligeros errores de tiempo de implantación y fluctuaciones espaciales de implantación debido a variaciones en el plasma iónico. la densidad de las nubes se verá magnificada por la diferenciación.

Resumen: deberá FINEJAR esa resistencia para cada sistema que envíe. IMHO

Entonces ..... mantén los bordes LENTOS; establezca la velocidad de arrastre LENTO.