Estoy tratando de entender cómo un pin de transceptor puede funcionar realmente a, por ejemplo, 2.5GHz, dado que la velocidad de reloj de un FPGA es mucho más lenta. Según tengo entendido, para transmitir datos debe sincronizar los pulsos de modo que, dado que tiene muchos datos para enviar, "pulse" durante un tiempo determinado y ese tiempo esté controlado por el reloj. ¿O no entiendo bien cómo funcionan los pines del transceptor?
La (s) entrada (s) de reloj externo (s) a un FPGA está típicamente en el rango de 10 a 100 MHz, dependiendo de la aplicación. Sin embargo, todos los FPGA incluyen cierto número de PLL (bucles de bloqueo de fase) que se pueden usar para multiplicar el reloj internamente a un valor mucho más alto. Son estos relojes de alta velocidad los que se utilizan para controlar la lógica SERDES (serializador-deserializador) en los IOB (búferes de E / S, es decir, controladores de pad y receptores).
Los pines que funcionan a 2,5 GHz (y mucho más) son para un SERDES (SERializador / Deserializador) que funciona de manera completamente independiente del reloj del sistema FPGA. Los protocolos de enlace como HDMI, PCIe y SATA (por nombrar solo algunos) funcionan con este tipo de transceptor.
Esta es una interfaz de bit único de sincronización automática de temporización automática. Como sería prácticamente imposible intentar sincronizar varias rutas con una ruta de reloj muy por encima de unos 100MHz, renuncia a cualquier intento de sincronizar cualquier cosa con cualquier cosa.
El serializador acepta datos de palabra del FPGA, y convierte bytes de 8 bits en palabras de 10 bits, lo que introduce suficiente redundancia para que la alineación de reloj, byte y trama se pueda recuperar en el extremo receptor.
Cuando se usan varios carriles para un mayor rendimiento del enlace, no hay sincronización entre ellos en el nivel de 2.5GHz. Los datos se enmarcan y la alineación de carril a carril se produce en un nivel de cuadro mucho más lento y práctico.
Específicamente en los modelos gx de Altera Cyclone IV (los que tienen transceptores incorporados) hay un subsistema analógico completo responsable de generar señales PCI Express desde el reloj de referencia a través de un sistema PLL. El poder debe ser filtrado y omitido por separado, y requiere cierta consideración para asegurarse de que todo funcione en el diseño.
Esto está separado de los PLL genéricos integrados en el Cyclone IV que se pueden usar como un reloj para la lógica normal.
En el caso del Cyclone IV, hay un hardware después del transceptor que recopila los datos en serie en transacciones de menor velocidad pero más amplias (32-128 bit) para su transmisión en el bus interno.
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