Tengo una situación en la que el reloj de referencia de PLL_0 proviene de alguna fuente de reloj y da un reloj (llamado C0) con freq0 y C0 va como reloj de referencia a PLL_1 y da el reloj C1 y C1 va a PLL_2 y repartiendo C2.
Consulte la figura de abajo para una mejor comprensión.
En la situación anterior, ¿podemos decir que los relojes C2, C1 y C0 están sincronizados entre sí?
Nota: Me gustaría agregar que freq0, freq1 y freq2 no son múltiplos enteros entre sí.
A mi entender, el significado de "asíncrono" / "síncrono" puede variar según el contexto, pero en la mayoría de los casos, síncrono significa que los eventos ocurren en una relación de fase fija .
Entonces, en su caso, diría que sí, los relojes están sincronizados porque las fases están fijas (= bloqueado < P hase L ocked L oops), aunque pueden tener diferentes frecuencias y aunque puede haber un poco de jitter (ruido de fase).
podemos decir que los relojes C2, C1 y C0 son síncronos
Sí. El punto completo de un PLL es "bloquear" una frecuencia a otra (fase, en realidad, pero resulta que también para corregir la frecuencia). podrían ser asíncronos si los PLL no funcionan correctamente, en cuyo caso la salida del PLL podría ser un reloj de funcionamiento libre (en el peor de los casos).
Dos relojes son asíncronos si no dependen uno del otro, por ejemplo, dos osciladores independientes con la misma frecuencia exacta serán asíncronos, ya que siempre tendrá una pequeña cantidad de deriva y una fase desconocida al inicio.
Sería muy cauteloso al afirmar que las frecuencias son síncronas.
Con los PLL ideales que no tuvieron fluctuación de fase, entonces puede hacer esa afirmación, pero en realidad habrá alguna variación en la sincronización del borde del reloj. Como tal, si manejaba la lógica utilizando múltiples relojes, puede haber condiciones de carrera asíncronas dictadas por esa fluctuación de fase.
Los relojes pueden estar "en sintonía" pero sincrónico es una declaración en exceso. En realidad, un PLL estará en un estado continuo de entrada y salida del sincronismo. Si eso es "lo suficientemente cerca" con un diseño específico de PLL para sus requisitos particulares es otro tema.
Solo a juzgar por una definición de diccionario, diría que estos solo son sincrónicos por una pequeña fracción del tiempo. Medios sincrónicos que suceden al mismo tiempo. Estos PLL pasan al mismo tiempo una vez en una luna azul si no son múltiplos enteros entre sí. Para el 99,99% + del tiempo son asíncronos. No hay una lógica que pueda manejar desde estos bloques separados a los que pueda llamar síncronos. Dentro de cada uno de los dominios de la PLL, puede tener lógica sincrónica, pero si observa toda la lógica combinada con los 3 dominios de la PLL, se vuelve asíncrona entre sí.
Bueno, no, no están sincronizados en la definición, están vinculados, usted tiene una fuente principal, pero tiene problemas de ancho de banda de retardo y de bucle, un PLL siempre está "persiguiendo" una señal de error, y está definido por la resolución tiempo del bucle? Entonces, en efecto, siempre se está reproduciendo, ya que los bucles de retroalimentación en cascada dan lugar a un diseño muy inestable, (audio? Oscilación), además depende de la frecuencia, ya que habrá efectos de filtrado, por lo que el ancho de banda del bucle no está bien definido ? Si desea más información, mi correo electrónico es: [email protected], espero poder ayudar a un compañero con un problema. Pat Hogan (Msc EPD)
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