El fondo de esta pregunta es un proyecto de grupo universitario de nivel Master, estamos diseñando un amplificador modulado sigma delta de clase D que forma parte de un sintetizador MIDI en un gran FPGA.
Actualmente estamos intentando alcanzar 12 bits de rendimiento a una frecuencia de salida final de 20 hz a 20 kz con una eficiencia energética superior al 80%. Actualmente estamos decidiendo entre cambiar la frecuencia de salida y el orden de bucle de modelado de ruido requerido (2 o 3er grado).
Ahora, el problema en cuestión es la falta de experiencia para estimar qué tan rápido podemos manejar nuestros interruptores de salida externos (directamente o con controladores). En teoría, un bucle de segundo orden requeriría un sobremuestreo de 40x ish, para alcanzar un rendimiento de 12 bits. Lo que significa conducir los interruptores a una frecuencia de 1.6 Mhz.
El bucle de tercer orden reduciría esto a 960 khz aproximadamente, a costa de una complejidad adicional y consideraciones de estabilidad del bucle.
Al explorar mosfets de alto rendimiento en el área de capacidad de ~ 500 mA y la baja carga de la compuerta, parece que tienen tiempos de subida y caída alrededor de 5-10 ns y tiempos de retardo de encendido / apagado de orden 10-20 n. Suponiendo una frecuencia de salida de 1,6 MHz, esto significa que los tiempos de transición se están arrastrando hasta el 5-15% del período.
¿Qué frecuencias de conmutación podemos esperar lograr razonablemente para una entrega de potencia de 50-100mW, ya sea de forma totalmente discreta o con la ayuda de los controladores mosfet? Si es necesario, ¿podemos fabricar una pcb con partes smd y diseño adecuado?