Modelo funcional de bus maestro AXI en vhdl

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Modelo funcional de bus maestro AXI en vhdl

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#1 de Roman (0 votos)

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Soy un usuario de Verilog que intenta comprender el código VHDL del modelo funcional de bus maestro AXI4 (BFM)

Maestro AXI Código VHDL

Tengo algunas preguntas del código anterior

Qué aspecto tendría el diagrama de bloques del código (cómo se conectan los componentes entre sí)

Por último, ¿para qué sirve FIFO? Quiero conectar el maestro AXI al esclavo AXI, ¿no se pueden conectar las señales apropiadas directamente como se muestra en la imagen? ¿Para qué sirve FIFO y qué pasa si se elimina?

vhdl bus soc

pregunta user2065276

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Según tengo entendido, su código describe la conexión de dos FIFO. Está exactamente conectado como en la imagen, pero en su caso los componentes son FIFOs. Aquí podría haber muchas razones para usar estos FIFO, pero si lo elimina, el intercambio de datos se dañará.
Para aclarar cuál es exactamente el propósito de los FIFO, debe buscar dónde se conectó este módulo.

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