LSTTL es una compuerta NAND de tres entradas 74LS10
Los niveles de ECL son -0.75 voltios y -1.55 voltios
Los voltajes de suministro son +5 voltios y -5.2 voltios
Realmente no estoy seguro de cómo proceder con esto. He intentado establecer la salida de la LSTTL en la V [OH] y la V [OL] que figuran en la hoja de datos, pero no me sirvió de nada.
Primero, ignora R1 por ahora. No hace nada, excepto asegurarse de que el circuito pueda generar corriente cuando la compuerta TTL está en estado bajo.
Ahora parece que tienes dos ecuaciones y dos incógnitas:
$$ - 5.2 + \ frac {R_3} {R_2 + R_3} (V_ {ol} - (- 5.2)) = V_ {il} $$
$$ - 5.2 + \ frac {R_3} {R_2 + R_3} (V_ {oh} - (- 5.2)) = V_ {ih} $$
donde \ $ V_ {ol} \ $ y \ $ V_ {oh} \ $ son los voltajes de salida de la puerta de conducción y \ $ V_ {il} \ $ y \ $ V_ {ih} \ $ son la entrada Los voltajes que desea generar en la puerta receptora.
Pero tenga en cuenta que sus incógnitas (R2 y R3) aparecen en la misma combinación en ambas ecuaciones: \ $ \ frac {R_3} {R_2 + R_3} \ $, así que realmente solo hay una incógnita --- la proporción \ $ R_3 / R_2 \ $.
Para tener la libertad de obtener cualquier \ $ V_ {ih} \ $ y \ $ V_ {il} \ $ que desee (dentro de lo razonable), tendrá que abrir otro grado de libertad. Por ejemplo, si pudiera ajustar el voltaje de bajada (actualmente -5.2 V), podría hacer esto.
Una forma de hacer esto es colocando una combinación de diodos entre R3 y el VEE del circuito ECL.
Otra opción podría ser deshacerse de R1 y usar el hecho de que la compuerta TTL no puede generar corriente en el estado bajo para su ventaja. Una tercera resistencia de la salida TTL a tierra podría ayudar aquí.
La única tensión en la que se puede confiar de un 74LS10 es la lógica baja, probablemente 0.2 voltios, con la necesidad de manejar la corriente a través de R1 pullup. R1 está ahí, para garantizar que la salida TTL esté por encima del valor mínimo (+ 2.4v) y, por lo tanto, la salida TTL no tiene ningún efecto en la entrada de la lógica de entrada de la ECL.
La entrada a ECL es tolerante a la lógica baja, porque la corriente de par se está controlando. Una vez que se dirige la corriente de cola, tomar la entrada aún más baja afectará la velocidad de conmutación (debe cambiar la carga E_B) pero no afectará los niveles lógicos de salida.
La entrada a ECL es intolerante a la lógica alta descuidada, debido al riesgo de saturación del difpair. Para generar con precisión este -0.75 voltios, necesita resistencias estables y RIELES ESTABLES. Y un circuito diseñado para ignorar la salida de alta lógica TTL.
Para preservar la velocidad, usaría una tapa de 5pF desde TTL hasta ECL en; Al igual que una sonda de alcance se compensa para mantener una respuesta de pulso plana (R1 * C1 = R2 * C2), usted tiene la misma responsabilidad aquí. En algún lugar entre 2pf y 10pF.
No ha mencionado la entrada actual de la puerta ECL. Y algunas compuertas de ECL tienen despliegues internos de 50Kohm (a -5.2v) para evitar bases flotantes. ¿Qué corriente debe proporcionar este traductor de nivel a la puerta ECL?
Así tenemos este circuito (los valores de R son inciertos):
