Quiero determinar el patrón de entrada para el caso más desfavorable tpHL de esta puerta CMOS. Creo que puede haber más de un patrón de entrada que da el peor de los casos tpHL. El siguiente es mi razonamiento: Los patrones: 0010 > 0111, 1010 > 0111,0000 > 0111 y cualquier otro patrón donde el estado inicial tenga D = 0 (y el estado final 0111 o 1011), dan el peor caso tpHL, como en estos casos las 2 capacidades del nodo interno ( en rojo) se cargan inicialmente y deben descargarse además de la capacidad de carga (en azul). ¿Este razonamiento es correcto o hay una diferencia en la demora entre todos estos patrones de entrada que no estoy considerando?