La hoja de datos describe el tDPL como "Tiempo de entrada de datos para precarga". Sin embargo, no se muestra en ningún diagrama de tiempo. Con un controlador SDRAM recibo este error: "violación tDPL durante la precarga" durante la simulación. El modelo de verilog SDRAM está conectado al controlador SDRAM.
¿Qué es tDPL? Y qué significa en modo de página y no de página. Por modo de página, me refiero al modo de ráfaga en el que podemos leer / escribir una fila completa y no un número fijo de columnas.
Esta pregunta es sobre SDRAM de velocidad de datos única.