En DDR3, DDR4 DRAM, no obtengo el punto de que cada columna da más de un bit. El decodificador de columna también es un mux que selecciona uno de los bits en el búfer de fila, y la matriz DRAM es una estructura cruzada con cada columna es esencialmente una línea de bits. ¿Cómo podría haber 4 u 8 bits por columna?
Cada columna "lógica" se implementa realmente utilizando varias columnas físicas en el chip. Cuando solicita una transferencia de ráfaga, la matriz de memoria física dentro del chip realiza un solo ciclo, transfiriendo, por ejemplo, 64 bits a la vez. Esos bits se serializarán como 8 bytes en el bus externo de 8 bits en una ráfaga DDR utilizando 4 ciclos de reloj.
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