ciclos de reloj de la CPU necesarios para ejecutar el siguiente inx?

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Considere la siguiente ruta de datos de una CPU simple sin canalización. Los registros A, B, A1, A2, MDR, el bus y la ALU tienen un ancho de 8 bits. SP y MAR son registros de 16 bits. El MUX es de tamaño 8 × (2: 1) y el DEMUX es de tamaño 8 × (1: 2). Cada operación de memoria toma 2 ciclos de reloj de CPU y utiliza MAR (Registro de dirección de memoria) y MDR (Registro de fecha de memoria). SP se puede disminuir localmente.

LainstruccióndelaCPU"push r" donde, r = A o B tiene la especificación

M [SP] ← r

SP ← SP − 1

¿Cuántos ciclos de reloj de la CPU se requieren para ejecutar la instrucción "push r"?

A) 2

B) 3

C) 4

D) 5

=============================================== ===============

Algunos dicen que la respuesta es A) algunos dicen B) y otros dicen que es D)

Creo que la respuesta es A) ya que SP se ha reducido localmente; No requiere ningún ciclo extra. Por lo tanto, la operación de memoria requiere 2 ciclos.

Esta pregunta se hace en el examen GATE 2001, ¡por favor, ayuda!

    
pregunta Geeklovenerds

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La definición de "2 ciclos por acceso a memoria" es un poco vaga, por lo que no estoy seguro de si son 3 ciclos o 4 ciclos. Pero así es como siento que va:

Nota: para ayudar al proceso de pensamiento, se supone aquí que el databus se mueve en el flanco descendente del reloj y se lee en el flanco ascendente del reloj, aunque no es necesario hacerlo. Es solo para ayudarle a pensar cómo fluyen los datos.

Ciclo 1: SP- > DATABUS en el borde descendente

Ciclo 2: BASE DE DATOS - > MAR en el borde ascendente;      SP-1 - > SP en el borde ascendente;      r - > BASE DE DATOS en el borde descendente;

Ciclo 3: DATABUS- > MDR en el borde ascendente;      Comienza el ciclo de acceso a la memoria

Ciclo 4: estado de espera de memoria (¿es necesario o el ciclo de direccionamiento 2 es suficiente para satisfacer el retraso de la memoria de 2 ciclos?)

[Editar] La hoja de respuestas aquí dice que la respuesta correcta es B (3), así que supongo que los ciclos separados para MAR y MDR satisfacer el requisito de acceso a la memoria de dos ciclos.

    
respondido por el PkP

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