Estoy trabajando para generar una señal de reloj diferencial de 2MHz para un chip DDS. Recibí un PCB con un diseño que no estoy seguro de que funcione o qué pensé detrás. Si alguien pudiera ayudar con lo que creo que está pasando y con lo que debería o no debería estar allí. X01 es SI510. El CLK1_P está conduciendo un AD9106. El tablero consta de cuatro capas, las dos capas internas son dos planos de potencia y un vaciado del suelo en la parte superior e inferior. (Creo que la capa interior superior debe ser un plano de tierra)
- R5 & R6 son resistencias de pull-up y pull-down en la línea CLK-. No creo que sean necesarios, creo que pueden ser algún tipo de terminación Thévenin, pero creo que la terminación paralela es suficiente si se hace correctamente.
- R3 y R4 son una terminación paralela para coincidir con la impedancia característica general de ~ 100R. Sin embargo, solo se necesita uno y debe estar lo más cerca posible de los pines.
- No sé qué están haciendo C6 y R2.
- R9, R10, C21 y C20 están formando filtros de paso bajo (creo) para el AD9106. Creo que los condensadores deben ser de 0.1uF y no de 0.01uF, consulte la captura de pantalla de la hoja de datos de AD9106 a continuación, y no estoy seguro de lo que hacen las resistencias, R9 y R10, a tierra si no se usan para el ajuste de paso bajo.
Puedo ver claramente una buena señal de 2 MHz en el búfer, es decir, la configuración del reloj funciona de alguna manera, pero no sale nada de u3. Idealmente, me gustaría que este diseño funcione, pero implementar cualquier mejora.
