El enlace de la hoja de datos que proporcionó fue para la hoja de datos de resumen más corta. Debe consultar la hoja de datos completa para obtener el retraso de propagación del comparador.
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En la página 384, el retardo de propagación del comparador analógico (el retardo de tiempo entre un cambio en la entrada del comparador y un cambio en la salida) se muestra como 500 ns típico en VCC = 4.0 V o mayor. La página 309 también dice que "La salida del comparador analógico está sincronizada y luego conectada directamente a ACO. La sincronización introduce un retraso de 1-2 ciclos de reloj".
Si la CPU quiere usar el resultado del comparador, no se garantiza que una interrupción se dispare antes de 2 ciclos de reloj + 500ns + más la latencia de interrupción desde el núcleo de la CPU.
Cuando la hoja de datos dice que el comparador está sincronizado en el reloj, significa que el comparador se muestrea mediante un flip flop cronometrado. Por lo tanto, no se puede garantizar que se bloquee cualquier salida de pulso del comparador que tenga menos de 1 ciclos de reloj. A 1 MHz, el pulso mínimo permitido sería, por lo tanto, de 1 us.