Conversión de entero a tipo std_logic

Question

#1 de user8352 (1 votos)

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Quiero asignar el valor de un genérico que es un entero a una señal que es un tipo std_logic. Mi genérico solo puede tomar dos valores, 0 y 1 .

¿Cómo hago eso?

vhdl

pregunta Abheek Gupta

1 respuesta

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Muchas opciones aquí. Puede utilizar una asignación de señal condicional:

signal a:    std_logic;
signal int:    integer range 0 to 1;

a <= '0' when int = 0 else
     '1';

Y el entero podría ser una constante de clase, y derivar de un genérico.

respondido por el user8352