ajustar la frecuencia del reloj usando la técnica de Evitación de errores de tiempo

Navega tus respuestas
1

Estoy siguiendo el siguiente ejemplo como se muestra en el diagrama, para ajustar la frecuencia de reloj de un multiplicador a su máximo.

Elsistemafuncionadelasiguientemanera:Elflip-flopenlaentradaalalógicadeseguimientoestáconectadocomounflip-flopdealternancia,estásincronizadoporelrelojdelsistemaycambiade0a1yde1a0enciclosalternos.

Comosemencionóanteriormente,lasalidadelalógicadeseguimientoluegopasaporelretardodelmargendeseguridad.Acontinuación,lacompuertaORexclusivaseusaparanormalizarlaseñaldepruebaparaelvolteadorautomáticodelverificadordetemporizaciónalfinaldelacadena;laversiónfinaldelaseñaldeprueba,D1,siemprecambiarádea1a0alfinaldelciclo.ElverificadordetiempoElflip-floptambiénfuncionaconelrelojdelsistema.

Lasalidadelflip-flopdelverificadordetemporizaciónes,porlotanto,laseñaldecomandoparaelgeneradorderelojdelsistema:arriba/abajo(aumentarodisminuirlafrecuenciadelreloj).Estaseñalcontrolaladireccióndeconteodelcontadorarriba/abajo.LasalidadelcontadorseconvierteenunaseñalanalógicadevoltajeporelDAC.EstaseñalestablecelafrecuenciadelrelojcontrolandoelVCO(osciladorcontroladoporvoltaje),cuyasalidaseconvierteenelrelojdelsistema.

Lascaracterísticasdelmultiplicadorson:Retardomáximodelmultiplicador450ns,Frecuenciaderelojde2.86Mhz,voltajepolarizado3.3.V

¿Estoyenladireccióncorrectaparaajustarlafrecuenciaderelojdelmultiplicadorasumáximo?

Estoysiguiendoeldiagramaanteriory,deacuerdoconlaexplicación,estoytratandodehacerundiagramadetiempoparamostrarlosdoscasoscuandolafrecuenciaaumentaycuandodisminuye,miintentoeselsiguientediagramadetiempo.

¿Tienesentidoomeequivoco?

¡Gracias de antemano por tu ayuda!

    
pregunta TechStudent

1 respuesta

1

Supongo que la línea de retardo en el cuadro superior etiquetada como "lógica de seguimiento y retardo del margen de seguridad" de alguna manera modela el retraso en el bloque de "lógica combinacional" en el cuadro inferior.

En equilibrio, la salida del flip-flop "verificador de temporización" será una mezcla de 50-50 de unos y ceros. Por cierto, deben ser al menos dos flip-flops, ya que la entrada D debe tratarse como una entrada asíncrona. De hecho, la operación del circuito es para conducirlo lo más cerca posible de la operación metaestable.

Entonces, la salida de la compuerta XOR será '1' si el período de reloj es demasiado corto, y será '0' si es demasiado largo. Esto significa que si es '1', necesita disminuir la frecuencia del VCO, y si es '0', necesita aumentarla.

Parece que estás en el camino correcto, pero asegúrate de que el comportamiento de subida / bajada del contador que dirige el DAC es correcto.

En realidad, todo el contador + DAC es probablemente una exageración de todos modos. Si acaba de tomar la salida invertida del flip-flop del verificador de temporización y lo envió a través de un filtro de paso bajo R-C simple y luego al VCO, ¡probablemente funcionaría igual de bien!

    
respondido por el Dave Tweed

Lea otras preguntas en las etiquetas

Determinar Vo en un circuito con diodos PSU no proporciona suficiente corriente