Vine sobre este ejemplo dado en la literatura que explica las fallas atascadas (posibles) para ser consideradas en un circuito combinacional. No entiendo por qué los nodos g, h, i en el circuito se consideran por separado ... Si es porque se corresponden con una falla particular del diseño de puertas lógicas ... entonces, ¿por qué no se consideró una falla atascada para la última NAND externa? puerta cuya salida es "z" como se muestra?
Cuando desea verificar las consecuencias de cada falla de bloqueo individual por separado, un bloqueo en (0 o 1, para ser considerado por separado) de la entrada h afecta solo a esa entrada. Del mismo modo, un bloqueo de la entrada i afecta solo a esa entrada. Un atascamiento de la salida g afecta a las entradas i y h, por lo que estos son 3 casos diferentes (6 casos cuando 1 y 0 se consideran por separado).
Para la salida j, un atascamiento tiene el mismo efecto que un atascamiento de la entrada conectada de la NAND final, por lo que no es necesario considerar esto por separado.
Cotizando wikipedia :
Una falla atascada es un modelo de falla particular utilizado por simuladores de fallas y herramientas de generación automática de patrones de prueba (ATPG) para imitar un defecto de fabricación dentro de un circuito integrado. Se asume que las señales individuales y los pines se atascan en los '1', '0' y 'X' lógicos
Se usan solo para modelar la falla (no están señalando la falla). Atascado en '1' (y atascado en '0'), el fallo en el nodo jy el punto marcado con la flecha tienen el mismo efecto en todos los nodos de los circuitos. Así que son fallas equivalentes. Podemos modelarlo usando solo pegado en las fallas.
Por otra parte, las fallas en el nodo a, el nodo c y el nodo d producen diferentes efectos en los otros nodos del circuito y, por lo tanto, se modelan como tres atascos diferentes en las fallas.
La forma en que pienso es: Puede modelar una falla atascada en cada interconexión.
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